TW202044024A - 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 - Google Patents

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置 Download PDF

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Abstract

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。所述方法包括：接收多個資料；使用多頁程式化模式將所述多個資料分別寫入至第一實體抹除單元中；以及使用單頁程式化模式將所述多個資料中的至少一第一資料寫入至第二實體抹除單元中；驗證儲存在第一實體抹除單元中的資料；以及當驗證失敗時，根據第一資料和前述多個資料使用多頁程式化模式對第三實體抹除單元執行寫入操作。

Description

資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
本發明是有關於一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
依據每個記憶胞可儲存的位元數，反及（NAND）型快閃記憶體可區分為單階儲存單元（Single Level Cell, SLC）NAND型快閃記憶體、多階儲存單元（Multi Level Cell, MLC）NAND型快閃記憶體與三階儲存單元（Trinary Level Cell, TLC）NAND型快閃記憶體，其中SLC NAND型快閃記憶體的每個記憶胞可儲存1個位元的資料（即，“1”與“0”），MLC NAND型快閃記憶體的每個記憶胞可儲存2個位元的資料並且TLC NAND型快閃記憶體的每個記憶胞可儲存3個位元的資料。
記憶體管理電路可以使用單頁程式化模式或多頁程式化模式對可複寫式非揮發性記憶體模組進行寫入。以單頁程式化模式來程式化的記憶胞會用以儲存1個位元資料。以多頁程式化模式來程式化的記憶胞會用以儲存多個位元資料。
假設記憶體管理電路預設是使用多頁程式化模式將一寫入指令的資料寫入至可複寫式非揮發性記憶體模組中。然而，相較於單頁程式化模式來說，使用多頁程式化模式所寫入的資料的可靠度較低。換句話說，使用多頁程式化模式所寫入的資料可能發生寫入失敗，進而造成所寫入的資料具有無法更正的錯誤位元。因此，在傳統的方法中，當記憶體管理電路預設是使用多頁程式化模式將該寫入指令的資料寫入至可複寫式非揮發性記憶體模組時，記憶體管理電路還會使用單頁程式化模式將對應於該寫入指令的所有資料寫入至可複寫式非揮發性記憶體模組中的至少一個實體抹除單元。之後，記憶體管理電路會對所有使用多頁程式化模式寫入的該寫入指令的資料進行驗證以判斷是否在對某一個(或某些)實體程式化單元進行寫入時發生寫入失敗。假設一實體程式化單元是使用多頁程式化模式被寫入一資料，當該實體程式化單元所儲存的資料具有無法更正的錯誤位元時(即，發生寫入失敗)，記憶體管理電路會利用先前使用單頁程式化模式所寫入的資料來進行資料的復原。也就是說，在前述的範例中，單頁程式化模式是用於資料的復原與備份。
需注意的是，使用單頁程式化模式將資料進行備份的過程會耗費時間以及可複寫式非揮發性記憶體模組的空間。此外，記憶體管理電路對所有使用多頁程式化模式寫入的該寫入指令的資料進行驗證以判斷是否在對某一個(或某些)實體程式化單元進行寫入時發生寫入失敗的操作也需耗費許多時間。
本發明提供一種資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置，可以降低資料寫入與驗證所需的時間。
本發明提出一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述資料寫入方法包括：接收多個資料；使用一多頁程式化模式將所述多個資料寫入至所述多個實體抹除單元中的一第一實體抹除單元；使用一單頁程式化模式將所述多個資料中的至少一第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元；驗證儲存在所述第一實體抹除單元中的所述多個資料；以及當驗證失敗時，則根據所述第一資料和所述多個資料使用所述多頁程式化模式對所述多個實體抹除單元之中的一第三實體抹除單元執行寫入操作。
在本發明的一實施例中，所述第一實體抹除單元中用於儲存所述第一資料的至少一第一實體程式化單元發生寫入失敗的機率高於所述第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率。
在本發明的一實施例中，所述方法包括：驗證儲存在所述第一實體程式化單元中的資料；當所述第一實體程式化單元中的資料不存在無法更正的位元時，將所述第二實體抹除單元中用以儲存所述第一資料的至少一第二實體程式化單元標記為無效；當所述第一實體程式化單元中的一第二資料存在無法更正的位元時，根據所述第一實體抹除單元中所述其他實體程式單元中的資料以及所述第二實體抹除單元中所述第二實體程式化單元中的資料使用所述多頁程式化模式寫入所述第三實體抹除單元。
在本發明的一實施例中，所述第一資料的數量為所述多個資料的數量的百分之三十。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括n個字元線，所述n個字元線依照一順序排列，所述n個字元線之中同一條字元線上的多個記憶胞形成所述多個實體程式化單元的至少其中之一。其中所述多個記憶胞中的多個第一記憶胞形成所述第一實體程式化單元，所述多個第一記憶胞位於所述n個字元線中的至少一第一字元線上，其中n為大於零的正整數。
在本發明的一實施例中，所述第一字元線位在所述n個字元線的第0~i個字元線、第j~k個字元線或第h~n-1個字元線中。其中i、j、k、h分別為大於零的且為彼此互不連續的正整數，i小於j、j小於k、k小於h且h小於n。
在本發明的一實施例中，接收所述多個資料的步驟包括：接收所述主機系統所下達的至少一寫入指令，其中所述寫入指令用以指示將所述多個資料寫入至所述可複寫式非揮發性記憶體模組；以及將所述多個資料暫存至一緩衝記憶體中。
本發明提出一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括：主機介面、記憶體介面以及記憶體管理電路。主機介面用以耦接至主機系統。記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。記憶體管理電路耦接至所述主機介面以及所述記憶體介面。所述記憶體管理電路用以執行下述步驟：接收多個資料；使用一多頁程式化模式將所述多個資料寫入至所述多個實體抹除單元中的一第一實體抹除單元；使用一單頁程式化模式將所述多個資料中的至少一第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元；驗證儲存在所述第一實體抹除單元中的所述多個資料；以及當驗證失敗時，則根據所述第一資料和所述多個資料使用所述多頁程式化模式對所述多個實體抹除單元之中的一第三實體抹除單元執行寫入操作。
在本發明的一實施例中，所述第一實體抹除單元中用於儲存所述第一資料的至少一第一實體程式化單元發生寫入失敗的機率高於所述第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率。
在本發明的一實施例中，所述記憶體管理電路更用以驗證儲存在所述第一實體程式化單元中的資料。當所述第一實體程式化單元中的資料不存在無法更正的位元時，所述記憶體管理電路更用以將所述第二實體抹除單元中用以儲存所述第一資料的至少一第二實體程式化單元標記為無效。當所述第一實體程式化單元中的一第二資料存在無法更正的位元時，所述記憶體管理電路更用以根據所述第一實體抹除單元中所述其他實體程式單元中的資料以及所述第二實體抹除單元中所述第二實體程式化單元中的資料使用所述多頁程式化模式寫入所述第三實體抹除單元。
在本發明的一實施例中，所述第一資料的數量為所述多個資料的數量的百分之三十。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括n個字元線，所述n個字元線依照一順序排列，所述n個字元線之中同一條字元線上的多個記憶胞形成所述多個實體程式化單元的至少其中之一。所述多個記憶胞中的多個第一記憶胞形成所述第一實體程式化單元，所述多個第一記憶胞位於所述n個字元線中的至少一第一字元線上，其中n為大於零的正整數。
在本發明的一實施例中，所述第一字元線位在所述n個字元線的第0~i個字元線、第j~k個字元線或第h~n-1個字元線中。其中i、j、k、h分別為大於零的且為彼此互不連續的正整數，i小於j、j小於k、k小於h且h小於n。
在本發明的一實施例中，在接收所述多個資料的運作中，所述記憶體管理電路更用以接收所述主機系統所下達的至少一寫入指令，其中所述寫入指令用以指示將所述多個資料寫入至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路更用以將所述多個資料暫存至一緩衝記憶體中。
本發明提出一種記憶體儲存裝置，包括：連接介面單元、可複寫式非揮發性記憶體模組以及記憶體控制電路單元。連接介面單元用以耦接至一主機系統。所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元。記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以執行下述運作：接收多個資料；使用一多頁程式化模式將所述多個資料寫入至所述多個實體抹除單元中的一第一實體抹除單元；使用一單頁程式化模式將所述多個資料中的至少一第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元；驗證儲存在所述第一實體抹除單元中的所述多個資料；以及當驗證失敗時，則根據所述第一資料和所述多個資料使用所述多頁程式化模式對所述多個實體抹除單元之中的一第三實體抹除單元執行寫入操作。
在本發明的一實施例中，所述第一實體抹除單元中用於儲存所述第一資料的至少一第一實體程式化單元發生寫入失敗的機率高於所述第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率。
在本發明的一實施例中，所述記憶體控制電路單元更用以驗證儲存在所述第一實體程式化單元中的資料。當所述第一實體程式化單元中的資料不存在無法更正的位元時，所述記憶體控制電路單元更用以將所述第二實體抹除單元中用以儲存所述第一資料的至少一第二實體程式化單元標記為無效。當所述第一實體程式化單元中的一第二資料存在無法更正的位元時，所述記憶體控制電路單元更用以根據所述第一實體抹除單元中所述其他實體程式單元中的資料以及所述第二實體抹除單元中所述第二實體程式化單元中的資料使用所述多頁程式化模式寫入所述第三實體抹除單元。
在本發明的一實施例中，所述第一資料的數量為所述多個資料的數量的百分之三十。
在本發明的一實施例中，所述可複寫式非揮發性記憶體模組包括n個字元線，所述n個字元線依照一順序排列，所述n個字元線之中同一條字元線上的多個記憶胞形成所述多個實體程式化單元的至少其中之一。所述多個記憶胞中的多個第一記憶胞形成所述第一實體程式化單元，所述多個第一記憶胞位於所述n個字元線中的至少一第一字元線上，其中n為大於零的正整數。
在本發明的一實施例中，所述第一字元線位在所述n個字元線的第0~i個字元線、第j~k個字元線或第h~n-1個字元線中。其中i、j、k、h分別為大於零的且為彼此互不連續的正整數，i小於j、j小於k、k小於h且h小於n。
在本發明的一實施例中，在接收所述多個資料的運作中，所述記憶體控制電路單元更用以接收所述主機系統所下達的至少一寫入指令，其中所述寫入指令用以指示將所述多個資料寫入至所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元更用以將所述多個資料暫存至一緩衝記憶體中。
基於上述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以用於當預設是使用多頁程式化模式寫入時，僅需對一部分的資料進行備份，並且在驗證使用多頁程式化模式所寫入的資料的過程中僅需對部分的實體程式化單元中的資料進行驗證，藉此降低資料寫入與驗證所需的時間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取、抹除與合併等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元510(0)~ 510(N)。例如，實體抹除單元510(0)~510(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，例如本發明的範例實施例中，每一個實體抹除單元包含258個實體程式化單元，而其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含4個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。
在本發明的範例實施例中，可複寫式非揮發性記憶體模組406為複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個位元資料的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。
請參照圖5A，可複寫式非揮發性記憶體模組406的每個記憶胞的儲存狀態可被識別為“111”、“110”、“101”、“100”、“011”、“010”、“001”或“000”（如圖5A所示），其中左側算起之第1個位元為LSB、從左側算起之第2個位元為CSB以及從左側算起之第3個位元為MSB。此外，排列在同一條字元線上的數個記憶胞可組成3個實體程式化單元，其中由此些記憶胞之LSB所組成的實體程式化單元稱為下實體程式化單元，由此些記憶胞之CSB所組成的實體程式化單元稱為中實體程式化單元，並且由此些記憶胞之MSB所組成的實體程式化單元稱為上實體程式化單元。
請參照圖5B，一個實體抹除單元是由多個實體程式化單元組所組成，其中每個實體程式化單元組包括由排列在同一條字元線上的數個記憶胞所組成的下實體程式化單元、中實體程式化單元與上實體程式化單元。例如，在實體抹除單元中，屬於下實體程式化單元的第0個實體程式化單元、屬於中實體程式化單元的第1個實體程式化單元和屬於上實體程式化單元的第2個實體程式化單元會被視為一個實體程式化單元組。類似地，第3、4、5個實體程式化單元會被視為一個實體程式化單元組，並且以此類推其他實體程式化單元亦是依據此方式被區分為多個實體程式化單元組。
圖6A是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖6A，記憶體控制電路單元404包括記憶體管理電路702、主機介面704、記憶體介面706及錯誤檢查與校正電路708。
記憶體管理電路702用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路702具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路702或任何包含於記憶體控制電路單元404中的電路元件之操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路702的控制指令是以韌體型式來實作。例如，記憶體管理電路702具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路702的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路702具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路702的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路702的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路702包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路702還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面704是耦接至記憶體管理電路702並且用以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面704來傳送至記憶體管理電路702。在本範例實施例中，主機介面704是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面704亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面706是耦接至記憶體管理電路702並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面706轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路702要存取可複寫式非揮發性記憶體模組406，記憶體介面706會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路702產生並且透過記憶體介面706傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路708是耦接至記憶體管理電路702並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路702從主機系統11中接收到寫入指令時，錯誤檢查與校正電路708會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路702會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路702從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路708會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正程序。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體710與電源管理電路712。
緩衝記憶體710是耦接至記憶體管理電路702並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路712是耦接至記憶體管理電路702並且用以控制記憶體儲存裝置10的電源。
在本範例實施例中，錯誤檢查與校正電路708可以針對儲存於同一個實體程式化單元中的資料進行單框架(single-frame)編碼，也可以針對儲存於多個實體程式化單元中的資料進行多框架(multi-frame)編碼。單框架編碼與多框架編碼可以分別採用低密度奇偶檢查校正碼(low density parity code，LDPC)、BCH碼、迴旋碼(convolutional code)或渦輪碼(turbo code)等編碼演算法的至少其中之一。或者，在一範例實施例中，多框架編碼還可以採用里德-所羅門碼(Reed-solomon codes, RS codes)演算法或互斥或(XOR)演算法。此外，在另一範例實施例中，更多未列於上的編碼演算法也可以被採用，在此便不贅述。根據所採用的編碼演算法，錯誤檢查與校正電路708可以編碼欲保護之資料來產生相對應的錯誤更正碼及/或錯誤檢查碼。為了說明方便，以下將經由編碼產生的錯誤更正碼及/或錯誤檢查碼統稱為編碼資料。
圖6B是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。
請參照圖6B，以編碼實體程式化單元810(0)~810(E)所儲存之資料來產生相對應的編碼資料820為例，實體程式化單元810(0)~810(E)中的每一者所儲存之至少部分資料可視為一個框架。在多框架編碼中，是以每一個位元(或，位元組)所在的位置為依據來對實體程式化單元810(0)~810(E)中的資料進行編碼。例如，位於位置801(1)的位元b11 、b21 、…、bp1 會被編碼為編碼資料820中的位元bo1 ，位於位置801(2)的位元b12 、b22 、…、bp2 會被編碼為編碼資料820中的位元bo2 ；以此類推，位於位置801(r)的位元b1r 、b2r 、…、bpr 會被編碼為編碼資料820中的位元bor 。爾後，根據編碼資料820即可對從實體程式化單元810(0)~810(E)中讀取的資料進行解碼，以嘗試更正所讀取之資料中可能存在的錯誤。
此外，在圖6B的另一範例實施例中，用於產生編碼資料820的資料也可能包括實體程式化單元810(0)~810(E)所儲存之資料中的資料位元(data bits)所對應的冗餘位元(redundancy bits)。以實體程式化單元810(0)所儲存之資料為例，其中的冗餘位元例如是對儲存於實體程式化單元810(0)中的資料位元進行單框架編碼而產生的。在本範例實施例中，假設在讀取實體程式化單元810(0)中的資料時，從實體程式化單元810(0)中讀取出的資料可以先使用實體程式化單元810(0)中的冗餘位元(例如，單框架編碼的編碼資料)來解碼以進行錯誤偵測與更正。然而，當使用實體程式化單元810(0)中的冗餘位元進行解碼發生失敗(例如，解碼後實體程式化單元810(0)中所儲存的資料的錯誤位元數大於一門檻值)時，可以使用重新讀取(Retry-Read)機制嘗試從實體程式化單元810(0)中讀取出正確的資料。關於重新讀取機制的細節請容後詳述。而當無法藉由重新讀取(Retry-Read)機制從實體程式化單元810(0)中讀取出正確的資料時，可以讀取編碼資料820以及實體程式化單元810(1)~810(E)的資料，並根據編碼資料820以及實體程式化單元810(1)~810(E)的資料進行解碼，以嘗試更正實體程式化單元810(0)中所儲存的資料中存在的錯誤。也就是說，在本範例實施例中，當使用單框架編碼產生的編碼資料進行解碼發生失敗以及使用重新讀取(Retry-Read)機制進行讀取發生失敗時，會改用多框架編碼產生的編碼資料進行解碼。
圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
請參照圖7，可複寫式非揮發性記憶體模組406具有實體抹除單元510(0)~510(N)，並且記憶體管理電路702會邏輯地分割(partition)為資料區502、閒置區504、暫存區506與取代區508。
邏輯上屬於資料區502與閒置區504的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區502的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區504的實體抹除單元是用以替換資料區502的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路702會從閒置區504中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區502的實體抹除單元。
邏輯上屬於暫存區506的實體抹除單元是用以記錄系統資料。例如，系統資料包括邏輯轉實體位址映射表、關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區508中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區508中仍存有正常之實體抹除單元並且資料區502的實體抹除單元損壞時，記憶體管理電路302會從取代區508中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區502、閒置區504、暫存區506與取代區508之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區502、閒置區504、暫存區506與取代區508的分組關係會動態地變動。例如，當閒置區504中的實體抹除單元損壞而被取代區508的實體抹除單元取代時，則原本取代區508的實體抹除單元會被關聯至閒置區504。
請參照圖8，記憶體管理電路702會配置邏輯單元LBA(0)~LBA(H)以映射資料區502的實體抹除單元，其中每一邏輯單元具有多個邏輯子單元以映射對應之實體抹除單元的實體程式化單元。並且，當主機系統11欲寫入資料至邏輯單元或更新儲存於邏輯單元中的資料時，記憶體管理電路702會從閒置區504中提取一個實體抹除單元來寫入資料，以輪替資料區502的實體抹除單元。在本範例實施例中，邏輯子單元可以是邏輯頁面或邏輯扇區。
為了識別資料每個邏輯單元的資料被儲存在那個實體抹除單元，在本範例實施例中，記憶體管理電路702會記錄邏輯單元與實體抹除單元之間的映射。並且，當主機系統11欲在邏輯子單元中存取資料時，記憶體管理電路702會確認此邏輯子單元所屬的邏輯單元，並且在此邏輯單元所映射的實體抹除單元中來存取資料。例如，在本範例實施例中，記憶體管理電路702會在可複寫式非揮發性記憶體模組406中儲存邏輯轉實體位址映射表來記錄每一邏輯單元所映射的實體抹除單元，並且當欲存取資料時記憶體管理電路702會將邏輯轉實體位址映射表載入至緩衝記憶體710來維護。
值得一提的是，由於緩衝記憶體710的容量有限無法儲存記錄所有邏輯單元之映射關係的映射表，因此，在本範例實施例中，記憶體管理電路702會將邏輯單元LBA(0)~LBA(H)分組為多個邏輯區域LZ(0)~LZ(M)，並且為每一邏輯區域配置一個邏輯轉實體位址映射表。特別是，當記憶體管理電路702欲更新某個邏輯單元的映射時，對應此邏輯單元所屬之邏輯區域的邏輯轉實體位址映射表會被載入至緩衝記憶體710來被更新。
需說明的是，在記憶體管理電路702可以使用單頁程式化模式或多頁程式化模式對可複寫式非揮發性記憶體模組406進行寫入。
圖9是根據一範例所繪示之使用單頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。
請參照圖9，當記憶體儲存裝置10從主機系統11中接收到指示將更新資料儲存至邏輯單元LBA(0)的第0～257個邏輯子單元的寫入指令(亦稱為，第一寫入指令)時，假設於本範例實施例中，記憶體管理電路702會從閒置區504中提取3個實體抹除單元510(F+1)、510(F+2)、510(F+3) 分別做為對應於上述第一寫入指令的多個作動實體抹除單元。假設記憶體管理電路702是使用單頁程式化模式進行寫入，則記憶體管理電路702會依據第一指令序列而將第一寫入指令的資料從緩衝記憶體710中寫入至實體抹除單元510(F+1)、510(F+2)以及510(F+3)的實體程式化單元中。在此，由於實體抹除單元510(F+1)、510(F+2)以及510(F+3)的實體程式化單元是以單頁程式化模式來程式化，因此，如上所述，構成實體抹除單元510(F+1)、510(F+2)以及510(F+3)的實體程式化單元的實體程式化單元的記憶胞會被程式化以儲存1個位元資料。也就是說，在單頁程式化模式下，實體抹除單元510(F+1)、510(F+2)以及510(F+3)的下實體程式化單元會被使用來寫入資料且實體抹除單元510(F+1)、510(F+2)以及510(F+3)的中實體程式化單元與上實體程式化單元不會被用來寫入資料。
詳細來說，如圖9所示，記憶體管理電路702會將欲儲存至邏輯單元LBA(0)的第0～257個邏輯子單元的資料依序地寫入至實體抹除單元510(F+1)、510(F+2)以及510(F+3)的下實體程式化單元。也就是說，記憶體管理電路702使用單頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組406中實體抹除單元510(F+1)、510(F+2)以及510(F+3)的下實體程式化單元中且實體抹除單元510(F+1)、510(F+2)以及510(F+3)的中實體程式化單元與上實體程式化單元不會被用來寫入資料。
在使用單頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組406中的實體抹除單元510(F+1)、510(F+2)以及510(F+3)的下實體程式化單元之後，記憶體管理電路702會將實體抹除單元510(F+1)、510(F+2)以及510(F+3)關聯至資料區502，並且回覆寫入完成訊息至主機系統11以回應主機系統11所下達的第一寫入指令。
圖10是根據一範例所繪示之使用多頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。
假設第一寫入指令是指示將資料儲存至邏輯單元LBA(0)的第0～257個邏輯子單元，記憶體管理電路702首先會將此第一寫入指令的資料暫存至緩衝記憶體710中。之後，請參照圖10，記憶體管理電路702例如可以從閒置區504中提取1個實體抹除單元510(F+4)做為對應於上述第一寫入指令的作動實體抹除單元。假設記憶體管理電路702是使用多頁程式化模式進行寫入，則記憶體管理電路702會依據第一指令序列而將第一寫入指令的資料從緩衝記憶體710中寫入至實體抹除單元510(F+4)的實體程式化單元中。在此，由於實體抹除單元510(F+4)是以多頁程式化模式來程式化，因此，如上所述，構成實體抹除單元510(F+4)的實體程式化單元的記憶胞會被程式化以儲存多個位元資料。也就是說，在多頁程式化模式下，實體抹除單元510(F+4)的下實體程式化單元、中實體程式化單元以及上實體程式化單元皆會被使用來寫入資料。
詳細來說，如圖10所示，記憶體管理電路702會將欲儲存至邏輯單元LBA(0)的第0～257個邏輯子單元的資料依序地寫入至實體抹除單元510(F+4)的下實體程式化單元、中實體程式化單元以及上實體程式化單元中。也就是說，記憶體管理電路702使用多頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組中406 中的實體抹除單元510(F+2)的下實體程式化單元、中實體程式化單元以及上實體程式化單元。
在使用多頁程式化模式將對應第一寫入指令的資料從緩衝記憶體710中寫入至可複寫式非揮發性記憶體模組406中的實體抹除單元510(F+4)的下實體程式化單元、中實體程式化單元與上實體程式化單元的運作之後，記憶體管理電路702會將實體抹除單元510(F+4)關聯至資料區502，並且回覆寫入完成訊息至主機系統11以回應主機系統11所下達的第一寫入指令。
在此需說明的是，在一實施例中，假設記憶體管理電路702預設是使用多頁程式化模式將一寫入指令的資料寫入至可複寫式非揮發性記憶體模組中406 中。然而，相較於單頁程式化模式來說，使用多頁程式化模式所寫入的資料的可靠度較低。換句話說，使用多頁程式化模式所寫入的資料可能發生寫入失敗，進而造成所寫入的資料具有無法更正的錯誤位元。因此，在傳統的方法中，當記憶體管理電路702預設是使用多頁程式化模式將該寫入指令的資料寫入至可複寫式非揮發性記憶體模組406 時，記憶體管理電路702還會使用單頁程式化模式將對應於該寫入指令的所有資料寫入至可複寫式非揮發性記憶體模組中406 的至少一個實體抹除單元。之後，記憶體管理電路702會對所有使用多頁程式化模式寫入的該寫入指令的資料進行驗證以判斷是否在對某一個(或某些)實體程式化單元進行寫入時發生寫入失敗。假設一實體程式化單元是使用多頁程式化模式被寫入一資料，當該實體程式化單元所儲存的資料具有無法更正的錯誤位元時(即，發生寫入失敗)，記憶體管理電路702會利用先前使用單頁程式化模式所寫入的資料來進行資料的復原。也就是說，在前述的範例中，單頁程式化模式是用於資料的復原與備份。
需注意的是，使用單頁程式化模式將資料進行備份的過程會耗費時間以及可複寫式非揮發性記憶體模組中406的空間。此外，記憶體管理電路702對所有使用多頁程式化模式寫入的該寫入指令的資料進行驗證以判斷是否在對某一個(或某些)實體程式化單元進行寫入時發生寫入失敗的操作也需耗費許多時間。
因此，本發明提出一種資料寫入方法，當記憶體管理電路702預設是使用多頁程式化模式寫入時，記憶體管理電路702僅需一部分的資料進行備份，並且在驗證使用多頁程式化模式所寫入的資料的過程中僅需對部分的實體程式化單元中的資料進行驗證，藉此降低資料寫入與驗證所需的時間。
更詳細來說，圖11~12是根據本發明一範例所繪示之資料寫入方法的範例的示意圖。
假設記憶體管理電路702接收主機系統11所下達的至少一寫入指令，此寫入指令用以指示將多個資料(例如，資料D0~D257)寫入至可複寫式非揮發性記憶體模組406中。記憶體管理電路702會接收到對應於該寫入指令的資料D0~D257。記憶體管理電路702首先會將資料D0~D257暫存至緩衝記憶體710中。之後，請參照圖11，記憶體管理電路702例如可以從閒置區504中提取1個實體抹除單元510(F+5)做為對應於上述寫入指令的作動實體抹除單元。假設記憶體管理電路702預設是使用多頁程式化模式進行寫入，記憶體管理電路702會將資料D0~D257從緩衝記憶體710中寫入至實體抹除單元510(F+5)的第0~257個實體程式化單元中。詳細來說，如圖11所示，記憶體管理電路702會將資料D0~D255依序地寫入至實體抹除單元510(F+5)的下實體程式化單元、中實體程式化單元以及上實體程式化單元中。
特別是，在本發明的實施例中，記憶體管理電路702例如可以預先儲存一張查找表以得知可複寫式非揮發性記憶體模組中406中哪一個字元線上的記憶胞所組成的實體程式化單元有比較高的機率發生寫入失敗(例如，發生寫入失敗的機率高於其他的實體程式化單元)。更詳細來說，由於製程上的關係會造成某些字元線上的記憶胞所組成的實體程式化單元有比較高的機率發生寫入失敗，可複寫式非揮發性記憶體模組406的製造商可以在可複寫式非揮發性記憶體模組406出廠前經由實驗的方式來得知該些易發生寫入失敗的字元線(或實體程式化單元)的位置，進而產生前述的查找表。
在此，將發生寫入失敗的機率高於前述門檻值的實體程式化單元稱為「第一實體程式化單元」。假設可複寫式非揮發性記憶體模組406總共包括n個字元線，此n個字元線依照一順序排列，而此n個字元線之中同一條字元線上的多個記憶胞形成所述多個實體程式化單元的至少其中之一。假設可複寫式非揮發性記憶體模組406中的多個記憶胞(亦稱為，第一記憶胞)形成前述的第一實體程式化單元，第一記憶胞位是位於前述n個字元線中的至少一字元線(亦稱為，第一字元線)上，其中n為大於零的正整數。特別是，在一實施例中，第一字元線是位在前述n個字元線的第0~i個字元線、第j~k個字元線或第h~n-1個字元線中。其中，i、j、k、h分別為大於零的且為彼此互不連續的正整數。i小於j、j小於k、k小於h且h小於n。
舉例來說，假設可複寫式非揮發性記憶體模組406總共包括96個字元線，前述的第一字元線會位在前述96個字元線的第0~6個字元線、第46~49個字元線或第89~95個字元線中。也就是說，在本實施例中，i的數值為6，j的數值為46，k的數值為49，h的數值為89且n的數值為96。換句話說，在本實施中，位在前述n個字元線中開頭的數個字元線、位於前述n個字元線中的中段的數個字元線以及位於前述n個字元線中的尾部的數個字元線發生寫入失敗的機率會高於前述門檻值。
接續前述圖11的範例，記憶體管理電路702在將資料D0~D257依序地寫入至實體抹除單元510(F+5)的下實體程式化單元、中實體程式化單元以及上實體程式化單元後，假設記憶體管理電路702可以根據前述的查找表得知實體抹除單元510(F+5)的第3~5、252~254個實體程式化單元屬於前述的第一實體程式化單元(即，發生寫入失敗的機率高於其他的實體程式化單元)。記憶體管理電路702會從閒置區504中提取1個實體抹除單元510(F+6)，並將資料D3~D5、D252~D254(亦稱為，第一資料)從前述的緩衝記憶體710中使用單頁程式化模式寫入至實體抹除單元510(F+6)的第0、3、6、9、12、15個實體程式化單元(亦稱為，第二實體程式化單元)中。需注意的是，本發明並不用於限定第一資料的數量。在一實施例中，第一資料的數量可以是前述從主機系統11所接收到的對應於寫入指令的多個資料的百分之三十。
接著，記憶體管理電路702會驗證儲存在實體抹除單元510(F+5)的第3~5、252~254個實體程式化單元中的資料以判斷此些資料中是否存在無法更正的錯誤位元。
假設儲存在實體抹除單元510(F+5)的第3~5、252~254個實體程式化單元中的資料不存在無法更正的錯誤位元時，記憶體管理電路702會將實體抹除單元510(F+6)的第0、3、6、9、12、15個實體程式化單元所儲存的資料標記為無效。
假設儲存在實體抹除單元510(F+5)的第3~5、252~254個實體程式化單元的資料中，實體抹除單元510(F+5)的第3~5個實體程式化單元中的資料D3~D5(亦稱為，第二資料)存在無法更正的錯誤位元時，請同時參照圖11與12，在一實施例中，記憶體管理電路702會從實體抹除單元510(F+6)的第0、3、6個實體程式化單元中複製資料D3~D5，並且從實體抹除單元510(F+5)的第0~2、6~257個實體程式化單元中複製資料D0~D2與資料D6~D257。之後，記憶體管理電路702會使用多頁程式化模式將從實體抹除單元510(F+5)的第0~2個實體程式化單元中所複製的資料D0~D2、從實體抹除單元510(F+6)的第0、3、6個實體程式化單元中所複製的資料D3~D5以及從實體抹除單元510(F+5)的第6~257個實體程式化單元中所複製的資料D6~D257依序寫入至實體抹除單元510(F+7)(亦稱為，第三實體抹除單元)的第0~257個實體程式化單元中。
此外，假設儲存在實體抹除單元510(F+5)的第3~5、252~254個實體程式化單元的資料中，實體抹除單元510(F+5)的第3~5個實體程式化單元中的資料D3~D5存在無法更正的錯誤位元時，請同時參照圖11與12，在另一實施例中，記憶體管理電路702也可以從實體抹除單元510(F+6)的第0、3、6、9、12、15個實體程式化單元中複製資料D3~D5與資料D252~D254，並且從實體抹除單元510(F+5)的第0~2、6~251、255~257個實體程式化單元中複製資料D0~D2、資料D6~D251與資料D55~D257。之後，記憶體管理電路702會使用多頁程式化模式將從實體抹除單元510(F+5)的第0~2個實體程式化單元中所複製的資料D0~D2、從實體抹除單元510(F+6)的第0、3、6個實體程式化單元中所複製的資料D3~D5、從實體抹除單元510(F+5)的第6~251個實體程式化單元中所複製的資料D6~D251、從實體抹除單元510(F+6)的第9、12、15個實體程式化單元中所複製的資料D252~D254以及從實體抹除單元510(F+5)的第255~257個實體程式化單元中所複製的資料D255~D257依序寫入至實體抹除單元510(F+7)的第0~257個實體程式化單元中。
需說明的是，前述的範例是以複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個位元資料的快閃記憶體模組）來進行說明。然而本發明不限於此，在其他實施例中，本發明的資料寫入方法也可以用於多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組、四階記憶胞（Quad-level cells，QLC）NAND型快閃記憶體模組、亦或是其他具有相同特性的記憶體模組。
圖13是根據本發明一範例所繪示之資料寫入方法的流程圖。
請參照圖13，在步驟S1301中，記憶體管理電路702接收多個資料。在步驟S1303中，記憶體管理電路702使用多頁程式化模式將前述多個資料寫入至第一實體抹除單元。在步驟S1305中，記憶體管理電路702使用單頁程式化模式將前述多個資料中的第一資料寫入至第二實體抹除單元。其中，第一實體抹除單元中用於儲存第一資料的第一實體程式化單元發生寫入失敗的機率高於第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率。之後，在步驟S1307中，記憶體管理電路702驗證儲存在第一實體程式化單元中的資料。當驗證成功時，在步驟S1309中，記憶體管理電路702將第二實體抹除單元中用以儲存第一資料的第二實體程式化單元標記為無效。當驗證失敗時，在步驟S1311中，記憶體管理電路702根據第一實體抹除單元中前述的其他實體程式單元中的資料以及第二實體抹除單元中第二實體程式化單元中的資料使用多頁程式化模式寫入第三實體抹除單元。
綜上所述，本發明的資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置可以用於當預設是使用多頁程式化模式寫入時，僅需對一部分的資料進行備份，並且在驗證使用多頁程式化模式所寫入的資料的過程中僅需對部分的實體程式化單元中的資料進行驗證，藉此降低資料寫入與驗證所需的時間。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體儲存裝置 11:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 402:連接介面單元 WL0~WL127:字元線 404:記憶體控制電路單元 406:可複寫式非揮發性記憶體模組 702:記憶體管理電路 704:主機介面 706:記憶體介面 708:錯誤檢查與校正電路 710:緩衝記憶體 712:電源管理電路 801(1)~801(r):位置 820:編碼資料 810(0)~810(E):實體程式化單元 502:資料區 504:閒置區 506:暫存區 508:取代區 510(0)~510(N):實體抹除單元 LBA(0)~LBA(H):邏輯單元 LZ(0)~LZ(M):邏輯區域 D0~D255:資料 S1301:接收多個資料的步驟 S1303:使用多頁程式化模式將前述多個資料寫入至第一實體抹除單元的步驟 S1305:使用單頁程式化模式將前述多個資料中的第一資料寫入至第二實體抹除單元，其中第一實體抹除單元中用於儲存第一資料的第一實體程式化單元發生寫入失敗的機率高於第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率的步驟 S1307:驗證儲存在第一實體程式化單元中的資料的步驟 S1309:將第二實體抹除單元中用以儲存第一資料的第二實體程式化單元標記為無效的步驟 S1311:根據第一實體抹除單元中前述的其他實體程式單元中的資料以及第二實體抹除單元中第二實體程式化單元中的資料使用多頁程式化模式寫入第三實體抹除單元的步驟
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5A與圖5B是根據本範例實施例所繪示之記憶胞儲存架構與實體抹除單元的範例示意圖。 圖6A是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6B是根據本發明的一範例實施例所繪示的多框架編碼的示意圖。 圖7與圖8是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖9是根據一範例所繪示之使用單頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。 圖10是根據一範例所繪示之使用多頁程式化模式將資料寫入可複寫式非揮發性記憶體模組的示意圖。 圖11~12是根據本發明一範例所繪示之資料寫入方法的範例的示意圖。 圖13是根據本發明一範例所繪示之資料寫入方法的流程圖。
S1301:接收多個資料的步驟
S1303:使用多頁程式化模式將前述多個資料寫入至第一實體抹除單元的步驟
S1305:使用單頁程式化模式將前述多個資料中的第一資料寫入至第二實體抹除單元，其中第一實體抹除單元中用於儲存第一資料的第一實體程式化單元發生寫入失敗的機率高於第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率的步驟
S1307:驗證儲存在第一實體程式化單元中的資料的步驟
S1309:將第二實體抹除單元中用以儲存第一資料的第二實體程式化單元標記為無效的步驟
S1311:根據第一實體抹除單元中前述的其他實體程式單元中的資料以及第二實體抹除單元中第二實體程式化單元中的資料使用多頁程式化模式寫入第三實體抹除單元的步驟

Claims (21)

  1. 一種資料寫入方法，用於一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元，所述資料寫入方法包括： 接收多個資料； 使用一多頁程式化模式將所述多個資料寫入至所述多個實體抹除單元中的一第一實體抹除單元； 使用一單頁程式化模式將所述多個資料中的至少一第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元； 驗證儲存在所述第一實體抹除單元中的所述多個資料；以及 當驗證失敗時，則根據所述第一資料和所述多個資料使用所述多頁程式化模式對所述多個實體抹除單元之中的一第三實體抹除單元執行寫入操作。
  2. 如申請專利範圍第1項所述的資料寫入方法，其中 所述第一實體抹除單元中用於儲存所述第一資料的至少一第一實體程式化單元發生寫入失敗的機率高於所述第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率。
  3. 如申請專利範圍第2項所述的資料寫入方法，所述方法包括： 驗證儲存在所述第一實體程式化單元中的資料； 當所述第一實體程式化單元中的資料不存在無法更正的位元時，將所述第二實體抹除單元中用以儲存所述第一資料的至少一第二實體程式化單元標記為無效； 當所述第一實體程式化單元中的一第二資料存在無法更正的位元時，根據所述第一實體抹除單元中所述其他實體程式單元中的資料以及所述第二實體抹除單元中所述第二實體程式化單元中的資料使用所述多頁程式化模式寫入所述第三實體抹除單元。
  4. 如申請專利範圍第1項所述的資料寫入方法，其中所述第一資料的數量為所述多個資料的數量的百分之三十。
  5. 如申請專利範圍第2項所述的資料寫入方法，其中所述可複寫式非揮發性記憶體模組包括n個字元線，所述n個字元線依照一順序排列，所述n個字元線之中同一條字元線上的多個記憶胞形成所述多個實體程式化單元的至少其中之一，其中 所述多個記憶胞中的多個第一記憶胞形成所述第一實體程式化單元，所述多個第一記憶胞位於所述n個字元線中的至少一第一字元線上，其中n為大於零的正整數。
  6. 如申請專利範圍第5項所述的資料寫入方法，其中 所述第一字元線位在所述n個字元線的第0~i個字元線、第j~k個字元線或第h~n-1個字元線中， 其中i、j、k、h分別為大於零的且為彼此互不連續的正整數， 其中i小於j、j小於k、k小於h且h小於n。
  7. 如申請專利範圍第1項所述的資料寫入方法，其中接收所述多個資料的步驟包括： 接收所述主機系統所下達的至少一寫入指令，其中所述寫入指令用以指示將所述多個資料寫入至所述可複寫式非揮發性記憶體模組；以及 將所述多個資料暫存至一緩衝記憶體中。
  8. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，所述記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至所述可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元； 一記憶體管理電路，耦接至所述主機介面以及所述記憶體介面， 其中所述記憶體管理電路用以接收多個資料， 其中所述記憶體管理電路更用以使用一多頁程式化模式將所述多個資料寫入至所述多個實體抹除單元中的一第一實體抹除單元， 其中所述記憶體管理電路更用以使用一單頁程式化模式將所述多個資料中的至少一第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元， 其中所述記憶體管理電路更用以驗證儲存在所述第一實體抹除單元中的所述多個資料， 當驗證失敗時，所述記憶體管理電路更用以根據所述第一資料和所述多個資料使用所述多頁程式化模式對所述多個實體抹除單元之中的一第三實體抹除單元執行寫入操作。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述第一實體抹除單元中用於儲存所述第一資料的至少一第一實體程式化單元發生寫入失敗的機率高於所述第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中 所述記憶體管理電路更用以驗證儲存在所述第一實體程式化單元中的資料， 當所述第一實體程式化單元中的資料不存在無法更正的位元時，所述記憶體管理電路更用以將所述第二實體抹除單元中用以儲存所述第一資料的至少一第二實體程式化單元標記為無效， 當所述第一實體程式化單元中的一第二資料存在無法更正的位元時，所述記憶體管理電路更用以根據所述第一實體抹除單元中所述其他實體程式單元中的資料以及所述第二實體抹除單元中所述第二實體程式化單元中的資料使用所述多頁程式化模式寫入所述第三實體抹除單元。
  11. 如申請專利範圍第8項所述的記憶體控制電路單元，其中所述第一資料的數量為所述多個資料的數量的百分之三十。
  12. 如申請專利範圍第9項所述的記憶體控制電路單元，其中所述可複寫式非揮發性記憶體模組包括n個字元線，所述n個字元線依照一順序排列，所述n個字元線之中同一條字元線上的多個記憶胞形成所述多個實體程式化單元的至少其中之一，其中 所述多個記憶胞中的多個第一記憶胞形成所述第一實體程式化單元，所述多個第一記憶胞位於所述n個字元線中的至少一第一字元線上，其中n為大於零的正整數。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中 所述第一字元線位在所述n個字元線的第0~i個字元線、第j~k個字元線或第h~n-1個字元線中， 其中i、j、k、h分別為大於零的且為彼此互不連續的正整數， 其中i小於j、j小於k、k小於h且h小於n。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中在接收所述多個資料的運作中， 所述記憶體管理電路更用以接收所述主機系統所下達的至少一寫入指令，其中所述寫入指令用以指示將所述多個資料寫入至所述可複寫式非揮發性記憶體模組， 所述記憶體管理電路更用以將所述多個資料暫存至一緩衝記憶體中。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中所述可複寫式非揮發性記憶體模組具有多個實體抹除單元，所述多個實體抹除單元之中的每一個實體抹除單元具有多個實體程式化單元；以及 一記憶體控制電路單元，耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組， 其中所述記憶體控制電路單元用以接收多個資料， 其中所述記憶體控制電路單元更用以使用一多頁程式化模式將所述多個資料寫入至所述多個實體抹除單元中的一第一實體抹除單元， 其中所述記憶體控制電路單元更用以使用一單頁程式化模式將所述多個資料中的至少一第一資料寫入至所述多個實體抹除單元中的一第二實體抹除單元， 其中所述記憶體控制電路單元更用以驗證儲存在所述第一實體抹除單元中的所述多個資料， 當驗證失敗時，所述記憶體控制電路單元更用以根據所述第一資料和所述多個資料使用所述多頁程式化模式對所述多個實體抹除單元之中的一第三實體抹除單元執行寫入操作。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述第一實體抹除單元中用於儲存所述第一資料的至少一第一實體程式化單元發生寫入失敗的機率高於所述第一實體抹除單元中其他實體程式化單元發生寫入失敗的機率。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中 所述記憶體控制電路單元更用以驗證儲存在所述第一實體程式化單元中的資料， 當所述第一實體程式化單元中的資料不存在無法更正的位元時，所述記憶體控制電路單元更用以將所述第二實體抹除單元中用以儲存所述第一資料的至少一第二實體程式化單元標記為無效， 當所述第一實體程式化單元中的一第二資料存在無法更正的位元時，所述記憶體控制電路單元更用以根據所述第一實體抹除單元中所述其他實體程式單元中的資料以及所述第二實體抹除單元中所述第二實體程式化單元中的資料使用所述多頁程式化模式寫入所述第三實體抹除單元。
  18. 如申請專利範圍第15項所述的記憶體儲存裝置，其中所述第一資料的數量為所述多個資料的數量的百分之三十。
  19. 如申請專利範圍第16項所述的記憶體儲存裝置，其中所述可複寫式非揮發性記憶體模組包括n個字元線，所述n個字元線依照一順序排列，所述n個字元線之中同一條字元線上的多個記憶胞形成所述多個實體程式化單元的至少其中之一，其中 所述多個記憶胞中的多個第一記憶胞形成所述第一實體程式化單元，所述多個第一記憶胞位於所述n個字元線中的至少一第一字元線上，其中n為大於零的正整數。
  20. 如申請專利範圍第19項所述的記憶體儲存裝置，其中 所述第一字元線位在所述n個字元線的第0~i個字元線、第j~k個字元線或第h~n-1個字元線中， 其中i、j、k、h分別為大於零的且為彼此互不連續的正整數， 其中i小於j、j小於k、k小於h且h小於n。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中在接收所述多個資料的運作中， 所述記憶體控制電路單元更用以接收所述主機系統所下達的至少一寫入指令，其中所述寫入指令用以指示將所述多個資料寫入至所述可複寫式非揮發性記憶體模組， 所述記憶體控制電路單元更用以將所述多個資料暫存至一緩衝記憶體中。
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