TW202006575A - 產生積體電路佈局方法及系統 - Google Patents

產生積體電路佈局方法及系統 Download PDF

Info

Publication number
TW202006575A
TW202006575A TW108115170A TW108115170A TW202006575A TW 202006575 A TW202006575 A TW 202006575A TW 108115170 A TW108115170 A TW 108115170A TW 108115170 A TW108115170 A TW 108115170A TW 202006575 A TW202006575 A TW 202006575A
Authority
TW
Taiwan
Prior art keywords
gate
resistance value
width
integrated circuit
gate resistance
Prior art date
Application number
TW108115170A
Other languages
English (en)
Other versions
TWI732208B (zh
Inventor
蘇哿穎
何炯煦
蘇哿暐
陳兩儀
謝文興
賴文科
郭耿華
呂國培
張修狀
吳澤銘
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202006575A publication Critical patent/TW202006575A/zh
Application granted granted Critical
Publication of TWI732208B publication Critical patent/TWI732208B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/36—Masks having proximity correction features; Preparation thereof, e.g. optical proximity correction [OPC] design processes
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
    • G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種產生積體電路裝置的網路連線表的方法包含：提取積體電路裝置的閘極區域的尺寸，此等尺寸包含閘極區域的寬度(此寬度至少從主動區域的第一邊緣延伸到主動區域的第二邊緣)以及從寬度的第一端到沿著寬度定位的閘極通孔的距離。接收與閘極區域對應的第一閘極電阻值，基於距離及寬度判斷第二閘極電阻值，並且基於第一及第二閘極電阻值來更新網路連線表。

Description

產生積體電路佈局方法及系統
現在的微型化積體電路(積體電路)的趨勢已經導致逐漸變小的元件，與更早的技術相比，此等元件消耗更少功率，仍以更高的速度提供更多功能。微型化已經由依賴於日益嚴格規範的設計及製造革新來實現。各種電子設計自動化(EDA)工具被用於產生、修正及驗證半導體元件的設計，同時確保滿足設計及製造規範。
100‧‧‧方法
110、120、130、140、150、160、170、180、190‧‧‧步驟
200L、300L‧‧‧積體電路佈局圖
200M1、200M2、300M1、300M2、500A、500B、600A、600B、600C、600D、600E、600F、600G、600H、600I‧‧‧閘極電阻模型
400‧‧‧閘極電阻表
400-1、400-2、400-L‧‧‧子表
D1~D9、D5A、D5B‧‧‧距離
P1~P7、P5A、P5B‧‧‧聚矽區域
FP1、FP2、EX1、EX2、EG1、EG2、L1、L2‧‧‧位置
VG1、GV22、GV21、GV11、GV12‧‧‧閘極通孔
AR‧‧‧主動區域
T‧‧‧預定位置
W‧‧‧寬度
TX‧‧‧電晶體
Rdelta、RP4~RP7、RVG1、RVG2、RP5B、RP5A、R1~R6、R11、R12、R22、R21‧‧‧電阻器
NT、ND‧‧‧閘極端節點
V1、V2、V11、V12、V21、V22‧‧‧電壓
702‧‧‧處理器
704‧‧‧儲存媒體
706‧‧‧指令
710‧‧‧I/O介面
712‧‧‧網路介面
714‧‧‧網路
720‧‧‧電阻值
722‧‧‧網路連線表
724‧‧‧IC佈局圖
726‧‧‧設計規範
820‧‧‧設計室
822‧‧‧IC計佈局圖
830‧‧‧遮罩室
832‧‧‧資料準備
844‧‧‧遮罩製造
845‧‧‧遮罩
850‧‧‧晶圓廠
852‧‧‧晶圓製造
853‧‧‧晶圓
860‧‧‧IC裝置
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本案之一實施例的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸：第1圖係根據一些實施例的產生積體電路裝置的網路連線表的方法的流程圖；第2A圖描繪了根據一些實施例的積體電路裝置的佈局圖；第2B圖描繪了根據一些實施例的閘極電阻模型； 第3A圖描繪了根據一些實施例的積體電路裝置的佈局圖；第3B圖描繪了根據一些實施例的閘極電阻模型；第4圖描繪了根據一些實施例的閘極電阻表；第5A圖及第5B圖描繪了根據一些實施例的閘極電阻模型；第6A圖至第6I圖描繪了根據一些實施例的閘極電阻模型；第7圖係根據一些實施例的積體電路裝置設計系統的方塊圖；第8圖係根據一些實施例的積體電路(積體電路)製造系統以及與其相關聯的積體電路製造流程的方塊圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件、值、操作、材料、排列或類似者的具體實例以簡化本案之一實施例。當然，此等僅為實例且並不意欲為限制性。可以預期其他部件、值、操作、材料、佈置或類似者。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包含以直接接觸形成第一特徵及第二特徵的實施例，且亦可包含在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本案之一實施例可在各個實例中重複元件符號及/或字母。此重複係出 於簡便性及清晰的目的且本身並不指示所論述之各個實施例及/或構造之間的關係。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「之上」、「上部」及類似者)來描述諸圖中所示出之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。
在各個實施例中，積體電路裝置的佈局包含沿著與主動區域對應之閘極寬度定位的一或多個閘極通孔。在獲得基於通孔定位的第一模型化閘極電阻之後，第二模型化閘極電阻經判斷並且用於驗證第一模型化閘極電阻是足夠大的，或更新積體電路裝置的網路連線表。更新網路連線表包含在閘極的端節點處添加電阻器，電阻器具有基於在模型化閘極電阻之間的差異的電阻值。與不包含判斷第二模型化閘極電阻值之閘極電阻模型化方法相比，由此增加第一模型化閘極電阻以改進準確度並且避免低估閘極電阻值。
模型化操作的實施例在方法100中提供、在第1圖中描繪並且使用第2A圖至第6I圖示出。第2A圖及第3A圖中的每一者描繪了示例積體電路裝置佈局，並且第2B圖及第3B圖中的每一者提供了藉由添加電阻器Rdelta來修 改與佈局對應的網路連線表的示意性表示。第4圖係可用於判斷第二模型化閘極電阻的閘極電阻表的實例，並且第5A圖及第5B圖係可用於判斷第一模型化閘極電阻的示例閘極模型。第6A圖至第6I圖係可用於對各種閘極通孔構造判斷第一及第二模型化閘極電阻的示例閘極模型。
第1圖係根據一些實施例的產生積體電路裝置的佈局圖的方法100的流程圖。在一些實施例中，產生積體電路裝置的佈局圖包含產生積體電路裝置的網路連線表。在一些實施例中，產生積體電路裝置的佈局圖包含模型化電晶體的閘極，例如，平面電晶體或鰭式場效電晶體(FinFET)。在一些實施例中，電晶體係在積體電路裝置中包含的複數個電晶體中的一個電晶體，積體電路裝置之非限制性實例包含記憶體電路、邏輯裝置、處理裝置、信號處理電路、或類似者。
在一些實施例中，方法100中的部份或全部由電腦的處理器執行。在一些實施例中，方法100中部份或全部由下文關於第7圖論述的積體電路裝置設計系統700的處理器702執行。
方法100的部份或全部的操作能夠作為設計程序的部分而被執行，此設計程序在設計室(例如，下文關於第8圖論述的設計室(design hosue)820)中執行。
在一些實施例中，方法100的操作以第1圖中描繪的次序來執行。在一些實施例中，方法100的操作以與第1圖所描繪的次序不同的次序來執行。在一些實施例中，一 或多個操作在執行方法100的一或多個操作之前、之間、期間、及/或之後執行。
第2A圖及第3A圖中的每一者描繪了積體電路裝置的相應積體電路佈局圖200L或300L的非限制性實例。在第2A圖所描繪的實施例中，佈局圖200L包含在主動區域AR內並且沿著寬度W定位的單個閘極通孔VG1。在第3A圖所描繪的實施例中，佈局圖300L包含閘極通孔VG1及VG2，各個閘極通孔在主動區域AR內並且沿著寬度W定位。積體電路佈局圖200L及300L中的每一者亦包含複數個聚矽區域(poly region)P1-P7，此等聚矽區域共同將主動區域AR分為兩個源極/汲極區域(未標記)，由此至少部分界定電晶體TX。
除了相應積體電路佈局圖200L或300L之外，第2A圖及第3A圖中的每一者描繪了方向X及垂直於方向X的方向Y。以方向X及Y描繪的積體電路佈局圖200L及300L的定向係用於說明目的的非限制性實例。在各個實施例中，積體電路佈局圖200L或300L中的一個或兩個具有與在第2A圖及第3A圖中的對應的一個或兩個中描繪者不同的關於方向X及Y的定向。
主動區域AR係在製造製程中使用的積體電路佈局圖中被界定為主動區的區域，亦被稱為在半導體基板中的氧化物擴散(Oxide diffusion)或界定(definition)，在其中形成一或多個積體電路裝置特徵，例如，源極/汲極 特徵。在各個實施例中，主動區係平面電晶體或FinFET的n型或p型主動區。
複數個聚矽區域P1-P7包含在製造製程中使用的積體電路佈局圖裡被界定為在積體電路裝置中閘極結構的區域，閘極結構包含導電材料或介電材料中的至少一種。在各個實施例中，與複數個聚矽區域P1-P7對應的部份或全部的閘極結構包含至少一種導電材料，例如，覆蓋至少一種介電材料(例如，二氧化矽及/或高介電常數介電材料)的金屬及/或多晶矽(聚矽)材料。
在第2A圖及第3A圖中描繪的實施例中，複數個聚矽區域P1-P7中的聚矽區域沿著Y方向彼此對準，並且與沿著Y方向界定的距離D1-D9的整體或部分對應。如下文論述，距離D1-D9可用作基於閘極通孔VG1(以及若適用，閘極通孔VG2)的定位獲得及/或判斷模型化閘極電阻的部分。
出於說明目的，在第2A圖及第3A圖中將複數個聚矽區域P1-P7描繪為分開的區域。在各個實施例中，在積體電路裝置的積體電路佈局圖中將複數個聚矽區域P1-P7中的兩個或多個聚矽區域結合為單個區域。在一些實施例中，將聚矽區域P2-P6結合為用於界定閘極結構之一部分的單個區域，此閘極結構具有與對應聚矽區域P1或P7中的一個或兩個之構造的不同構造。
每個閘極通孔VG1及VG2係在製造製程中使用的積體電路佈局圖中被界定積體電路裝置中的一或多個 導電層的一或多個區段的部分的區域，此等導電層用以形成在與複數個聚矽區域P1-P7相應的閘極結構與覆蓋閘極結構的一或多個導電層區段之間形成電氣連接。在各個實施例中，基於每個閘極通孔VG1及VG2形成的一或多個導電層區段包含金屬(例如，銅)，並且形成到積體電路裝置的金屬零層、金屬一層、或金屬二層的電氣連接。
在各個實施例中，佈局圖200L及300L中的每一者包含除了主動區域AR、複數個聚矽區域P1-P7、及閘極通孔VG1及VG2之外的特徵，例如，一或多個額外電晶體、主動區域、聚矽區域、及/或閘極通孔，及/或一或多個隔離區域、源極/汲極區域、阱區域、及/或互連特徵，這些為著清晰的目的未在第2A圖及第3A圖中描繪。
複數個聚矽區域P1-P7以從主動區域AR的第一邊緣上的位置EG1延伸到與主動區域AR的第一邊緣相對的第二邊緣上的位置EG2跨過主動區域AR，其中聚矽區域P1、P2、P6及P7定位在主動區域AR外部。在第2A圖所描繪的實施例中，聚矽區域P3-P5定位在主動區域AR內部，並且在第3A圖所描繪的實施例中，聚矽區域P3-P5B定位在主動區域AR內部。
在主動區域AR內部的聚矽區域P3-P5或P3-P5B共同地與閘極結構的一部分對應，此閘極結構的部分覆蓋與主動區域AR對應的主動區。在一些實施例中，聚矽區域P3-P5或P3-P5B共同地對應於閘極結構的一部分，此閘極結構的部分覆蓋電晶體TX的通道。
聚矽區域P2及P6中的每一者與閘極結構的一部分(亦稱為閘極延伸)對應，此閘極結構的部分覆蓋在與主動區域AR對應的主動區附近的一或多個隔離區域(未圖示)。在一些實施例中，閘極延伸與閘極結構的一部分對應，此閘極結構的部分用以增強對電晶體TX的通道的控制。
在一些實施例中，聚矽區域P2-P6共同地稱為閘極區域，例如，下文關於第6A圖至第6I圖所論述的閘極區域G，並且與聚矽區域P2-P6對應的閘極結構的部分被稱為電晶體閘極。
聚矽區域P1及P7中的每一者與閘極結構的一部分(亦稱為聚矽場(field poly))對應，此閘極結構的部分覆蓋在與聚矽區域P2-P6對應的區外部的一或多個隔離區域。在一些實施例中，聚矽區域P1或P7中的一個或兩個與部分或全部的一或多個橋對應，此橋將電晶體閘極連接到閘極結構的一或多個區，此閘極結構的一或多個區覆蓋積體電路裝置的一或多個額外的主動區(未圖示)。
聚矽區域P1從位置FP1到位置EX1延伸了距離D1。聚矽區域P2從位置EX1到與主動區域AR的第一邊緣對應的位置EG1延伸了距離D2。聚矽區域P3從位置EG1到與閘極通孔VG1的中心對應的位置L1延伸了距離D3。聚矽區域P4從位置L1到預定位置T延伸了距離D4。
在第2A圖所描繪的實施例中，聚矽區域P5從位置T到與主動區域AR的第二邊緣對應的位置EG2延伸了距 離D5，此第二邊緣與主動區域AR的第一邊緣相對。在第3A圖所描繪的實施例中，聚矽區域P5A從位置T到與閘極通孔VG2的中心對應的位置L2延伸了距離D5A，並且聚矽區域P5B從位置L2到位置EG2延伸了距離D5B。聚矽區域P6從位置EG2到位置EX2延伸了距離D6，並且聚矽區域P7從位置EX2到位置FP2延伸了距離D7。
寬度W由位置EX1處的第一端到位置EX2處的第二端界定，並且等於距離D2-D6的總和。在第2A圖所描繪的實施例中，寬度W包含距離D5，並且在第3A圖所描繪的實施例中，寬度W替代地包含距離D5A及D5B。在一些實施例中，寬度W對應於電晶體TX的閘極寬度。在第2A圖及第3A圖中描繪的實施例中，寬度W沿著方向Y延伸。在一些實施例中，寬度W沿著方向X延伸。
距離D8等於距離D4-D6的總和。在第2A圖所描繪的實施例中，距離D8包含距離D5，並且在第3A圖所描繪的實施例中，距離D8替代地包含距離D5A及D5B。在第3A圖所描繪的實施例中，距離D9等於距離D5B及D6的總和。
在不同實施例中，複數個聚矽區域P1-P7不包含聚矽區域P1或P7中的一個或兩個。在一些實施例中，複數個聚矽區域P1-P7不包含聚矽區域P2，並且寬度W由位置EG1及EX2界定，且因此等於距離D3-D6的總和。在一些實施例中，複數個聚矽區域P1-P7不包含聚矽區域P6，並且寬度W以及距離D8及D9中的每一者是基於位置EG2 而非位置EX2界定；寬度W由此等於距離D2-D5或D2-D5B的總和，距離D8由此等於距離D4及D5或D4-D5B的總和，並且距離D9由此等於距離DB5。在一些實施例中，複數個聚矽區域P1-P7不包含聚矽區域P2及P6二者，並且寬度W以及距離D8及D9是基於位置EG2而非位置EX2界定；寬度W由此等於距離D3-D5或D3-D5B的總和，距離D8由此等於距離D4及D5或D4-D5B的總和，並且距離D9由此等於距離DB5。
位置T定位在寬度W的中心處，使得距離D2-D4的總和等於在第2A圖所描繪的實施例中的距離D5及D6的總和或在第3A圖所描繪的實施例中的距離D5A-D6的總和。在各個實施例中，位置T沿著寬度W定位，使得距離D2-D4的總和小於或大於在第2A圖所描繪的實施例中的距離D5及D6的總和或在第3A圖所描繪的實施例中的距離D5A-D6的總和。在一些實施例中，在除了寬度W的中心處之外定位的位置T對應於不包含聚矽區域P2或P6中的一個的複數個聚矽區域P1-P7。
第2B圖描繪了閘極電阻模型200M1及200M2，並且第3B圖描繪了閘極電阻模型300M1及300M2。閘極電阻模型200M1及200M2中的每一者係與積體電路佈局圖200L對應的網絡連線表的示意性表示，並且閘極電阻模型300M1及300M2中的每一者係與積體電路佈局圖300L對應的網路連線表的示意性表示。
閘極電阻模型200M1、200M2、300M1及300M2中的每一者包含與位置T、電晶體TX及電阻器RVG1、RP4、RP6及RP7對應的閘極端節點NT，從而分別表示閘極通孔VG1及聚矽區域P4、P6及P7的電阻值。閘極電阻模型200M1及200M2中的每一者包含表示聚矽區域P5的電阻值的電阻器RP5，並且閘極電阻模型300M1及300M2中的每一者包含分別表示閘極通孔VG2以及聚矽區域P5A及P5B的電阻值的電阻器RVG2、RP5A及RP5B。
閘極電阻模型200M2及300M2中的每一者與相應的閘極電阻模型200M1或300M1不同，不同之處在於包含在位置T處的閘極端節點ND，以及在閘極端節點ND與NT之間耦合的電晶體Rdelta。如下文論述，將閘極端節點ND及電晶體Rdelta添加到積體電路佈局圖的閘極電阻模型(例如，積體電路佈局圖200L的閘極電阻模型200M1或積體電路佈局圖300L的閘極電阻模型300M1)使所得的閘極電阻模型(例如，相應的閘極電阻模型200M2或300M2)以及對應的網路連線表能夠提供增加的閘極電阻值，同時保持閘極電阻模型的基本結構。
為了模型化的目的，在閘極電阻模型200M1、200M2、300M1及300M2中的閘極端節點NT以及在閘極電阻模型200M2及300M2中的閘極端節點ND允許單個位置T表示電晶體TX的分散式、基於電壓的閘極控制功能，由此簡化與相應IC佈局圖200L或300L對應的網路連線表。
如下文關於步驟150所論述，閘極電阻模型200M2及300M2(各者包含閘極端節點ND及電阻器Rdelta)係基於相應閘極電阻模型200M1及300M1的配置，並且在操作中，當第二閘極電阻值大於第一閘極電阻值時用以代替相應的閘極電阻模型200M1及300M1使用。
分別在第2A圖及第3A圖中描繪並且在第2B圖及第3B圖中模型化的閘極通孔VG1或閘極通孔VG1及VG2的數量及定位係為著說明之目的的非限制性實例。在各個實施例中，積體電路裝置佈局包含沿著在一或多個位置處的閘極寬度定位的一或多個閘極通孔，該一或多個位置與第2A圖及第3A圖所描繪的位置不同。在這些實施例中，閘極電阻模型以與在第2B圖及第3B圖中所描繪者類似的方式從對應的佈局導出，並且由此用於判斷閘極電阻值。在第5A圖、第5B圖、第6B圖、以及第6D圖至第6I圖提供從與在第2A圖及第3A圖所描繪的那些不同的積體電路裝置佈局(未圖示)導出的閘極電阻模型的非限制性實例(各者在下文論述)。
在步驟110，在一些實施例中，產生電阻值參考。電阻值參考係含有複數個經模型化閘極電阻值的電子檔案或資料庫，該些閘極電阻值與沿著閘極區域寬度的一或多個閘極通孔位置對應。在不同實施例中，產生電阻值參考包含下列中的一個或兩個：產生或修改電子檔案或者將電阻值保存在資料庫中。在一些實施例中，產生電阻值參考包含將複數個參考值儲存在非暫時性儲存媒體中，例 如，下文關於第7圖論述的積體電路裝置設計系統700的儲存媒體704。
產生電阻值參考包含基於沿著寬度的一或多個閘極通孔位置來判斷複數個電阻值。在一些實施例中，複數個電阻值進一步對應於與閘極通孔位置不同的複數個值，例如，在FinFET中鰭的數量或沿著寬度定位的閘極通孔的數量。
在一些實施例中，產生電阻值參考包含基於閘極區域的交流(AC)模型判斷一或多個有效電阻值。AC模型包含能夠至少部分穿過對應閘極結構的介電層傳播的AC信號，表示為對應電晶體的電容及/或跨導(transconductance)。
在一些實施例中，AC模型包含小AC信號，例如，具有低於應用到閘極結構的對應電晶體的臨限電壓的一或多個數量級之振幅的信號，表示為集中(lumped)電阻、分佈電阻、或以上組合。在不同實施例中，小AC信號與載波信號、資料信號、雜訊信號、或以上組合對應。
在一些實施例中，產生電阻值參考包含藉由將AC模型應用到在積體電路佈局圖(例如，積體電路佈局圖200I或300I)中包含的閘極通孔位置來判斷一或多個有效電阻值。
在一些實施例中，判斷一或多個有效電阻值包含下列中的一個或兩個：應用在美國專利申請案第16/294,735號中論述的方法及/或應用在Razavi, B.,Yan,R.及Lee,K.F.「Impact of Distributed Gate Resistance on the Performance of MOS Devices」IEEE Transactions on Circuits and Systems-I：Fundamental Theory and Applations，第41卷，第II號，第750-754頁(1994年11月，後文為「Razavi」)中發現的分佈電阻模型，其各者的全部內容以引用方式併入本文中。
在一些實施例中，產生電阻值參考包含產生電阻表，例如，下文關於第4圖論述的閘極電阻表400。在一些實施例中，產生電阻表包含組織複數個電阻值，以便可經由一或多個索引存取。在不同實施例中，一或多個索引中的至少一個對應於閘極區域尺寸，例如，閘極通孔沿著閘極寬度的定位。
第4圖描繪了根據一些實施例的閘極電阻表400。在不同實施例中，閘極電阻表400表示電子檔案或複數個資料庫條目。在一些實施例中，產生電阻值參考包含產生閘極電阻表400。
閘極電阻表400包含與應用於複數個閘極通孔配置(例如，與積體電路佈局圖200L及/或積體電路佈局圖300L對應的閘極通孔配置)的閘極模型(例如，AC模型)對應的複數個電阻值Fmnl。在一些實施例中，應用閘極模型包含使用TCAD工具以產生或修改閘極電阻表400。
閘極電阻表400包含下文論述的用以促進基於閘極通孔之配置資訊(例如，沿著寬度的一或多個閘極通孔位置)擷取閘極電阻值的三個索引I1[m]、I2[n]及 I3[l]。在一些實施例中，下文關於步驟140論述的判斷第二閘極電阻值包含使用索引I1[m]、I2[n]及I3[l]中的一或多個從閘極電阻表400擷取閘極電阻值。
閘極電阻表400包含子表400-1...400-L，其中的每一者包含電阻值Fmnl的子集。字母m、n及l對應於相應索引的值I1[m]：(1
Figure 108115170-A0202-12-0015-21
m
Figure 108115170-A0202-12-0015-22
M)，I2[n]：(1
Figure 108115170-A0202-12-0015-23
n
Figure 108115170-A0202-12-0015-24
N)，及I3[l]：(1
Figure 108115170-A0202-12-0015-25
l
Figure 108115170-A0202-12-0015-26
L)，使得子表400-1包含與索引值I3[1]對應的電阻值，子表400-2包含與索引值I3[2]對應的電阻值，並且子表400-L包含與索引值I3[L]對應的電阻值。
子表400-1...400-L中的每一者描繪了沿著頂列的索引I1[m]以及沿著最左欄的索引I2[n]，由此將相關的電阻值排列為與索引I1[m]的值對應的欄以及與索引I2[n]的值對應的列。由此，子表400-1...400-L中的每一者包含N列電阻值。
在子表400-1中，第一列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=1的索引I2[n]、以及具有值l=1的索引I3[l]對應的電阻值F111-FM11。第二列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=2的索引I2[n]、以及具有值l=1的索引I3[l]對應的電阻值F121-FM21。第N列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=N的索引I2[n]、以及具有值l=1的索引I3[l]對應的電阻值F1N1-FMN1。
在子表400-2中，第一列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=1的索引I2[n]、以及 具有值l=2的索引I3[l]對應的電阻值F112-FM12。第二列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=2的索引I2[n]、以及具有值l=2的索引I3[l]對應的電阻值F122-FM22。第N列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=N的索引I2[n]、以及具有值l=2的索引I3[l]對應的電阻值F1N2-FMN2。
在子表400-L中，第一列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=1的索引I2[n]、以及具有值l=L的索引I3[l]對應的電阻值F11L-FM1L。第二列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=2的索引I2[n]、以及具有值l=L的索引I3[l]對應的電阻值F12L-FM2L。第N列包含與具有從m=1至M變化的值的索引I1[m]、具有值n=N的索引I2[n]、以及具有值l=L的索引I3[l]對應的電阻值F1NL-FMNL。
在不同實施例中，索引I1[m]或I2[n]中的一個或兩個與一或多個閘極通孔沿著閘極區域寬度的位置對應。在不同實施例中，索引I1[m]或I2[n]中的一個或兩個相對於基於閘極通孔位置對寬度的比率值。
在一些實施例中，索引I1[m]與上文關於第2A圖及第3A圖論述的距離D8與寬度W的比率值對應。在一些實施例中，M=11及索引I1[m]具有值為0.0、0.1、0.2...1.0的距離D8與寬度W的比率。
在一些實施例中，索引I2[n]與上文關於第3A圖論述的距離D9與寬度W的比率值對應。在一些實施例 中，N=11及索引I2[n]具有值為0.0、0.1、0.2...1.0的距離D9與寬度W的比率。
在一些實施例中，具有相同值的索引I1[m]及索引I2[n]與在第2A圖中描繪的實施例對應，其中積體電路裝置包含單個閘極通孔VG1，並且具有不同值的索引I1[m]及索引I2[n]與第3A圖中描繪的實施例對應，其中積體電路裝置包含閘極通孔VG1及VG2。
在一些實施例中，索引I3[l]與對應於上文關於第2A圖及第3A圖所論述的主動區域AR的FinFET鰭的數量對應。在一些實施例中，L=5並且索引I3[l]具有值為2...6的對應於主動區域AR的FinFET鰭的數量。在一些實施例中，索引I3[l]對應於沿著寬度W定位的閘極通孔的數量。
在不同實施例中，索引I1[m]包含小於或大於11的索引值M的數量，索引I2[n]包含小於或大於11的索引值N的數量，及/或索引I3[l]包含小於或大於五的索引值L的數量。
在第4圖所描繪的實施例中，子表400-1...400-L中的每一者具有相同格式。在不同實施例中，子表400-1...400-L中的一或多個子表具有與子表400-1...400-L中的一或多個其他子表的格式不同的格式。在一些實施例中，子表400-1...400-L中的一或多個子表具有小於或大於兩個索引。在一些實施例中，與子表400-1...400-L中的給定子表對應的索引數量相關於沿著 閘極寬度(例如，上文關於第2A圖及第3A圖論述的寬度W)定位的閘極通孔的數量變化。
在一些實施例中，電阻值Fmnl與絕對電阻值對應。在一些實施例中，電阻值Fmnl與相對電阻值對應，例如，表示與閘極區域對應的有效閘極電阻的分數的電阻因數。
在步驟120，提取積體電路裝置的閘極區域的尺寸。尺寸包含閘極區域的寬度以及從寬度的第一端到沿著寬度定位的閘極通孔的距離。寬度至少從主動區域的第一邊緣延伸到主動區域的第二邊緣。在不同實施例中，寬度延伸超出主動區域的第一或第二邊緣中的一個或兩個。在一些實施例中，積體電路裝置包含除了閘極通孔之外的一或多個通孔，並且尺寸包含從寬度的第一端到沿著寬度定位的一或多個額外閘極通孔的一或多個額外距離。
在一些實施例中，提取尺寸包含從積體電路裝置的積體電路佈局圖及/或網路連線表提取尺寸。在一些實施例中，提取尺寸包含接收積體電路佈局圖及/或網路連線表。
在一些實施例中，提取尺寸包含接收除了能夠從其提取尺寸的積體電路佈局圖或網路連線表之外的積體電路裝置資訊。在不同實施例中，提取尺寸包含對所接收的資訊執行一或多個操作或在不執行額外操作的情況下接收尺寸。
在一些實施例中，提取尺寸包含從上文關於第2A圖及第3A圖論述的積體電路佈局圖200L或300L提取寬度W及距離D8。在一些實施例中，提取尺寸進一步包含從積體電路佈局圖300L提取距離D9。
在步驟130，接收與閘極區域對應的第一閘極電阻值。第一閘極電阻值係基於閘極通孔沿著寬度的定位。在一些實施例中，第一閘極電阻值進一步基於一或多個額外閘極通孔沿著寬度的定位。
在一些實施例中，接收第一閘極電阻值包含基於閘極區域的直流(DC)模型接收第一閘極電阻值。DC模型包含能夠跨過對應閘極結構之介電層而維持電場的DC信號，表示為對應電晶體的電容及/或跨導。
在一些實施例中，DC模型包含DC信號，例如，具有與應用到閘極結構的對應於積體電路裝置的臨限電壓處於相同數量級的振幅的信號，表示為集中電阻、分佈電阻、或其組合。在不同實施例中，DC信號與邏輯信號、資料信號、偏壓信號、或以上組合對應。在一些實施例中，接收第一閘極電阻值包含基於具有沿著寬度的均勻電壓分佈的DC信號接收第一閘極電阻值。
在一些實施例中，接收第一閘極電阻值包含接收積體電路裝置的網路連線表。在一些實施例中，接收第一閘極電阻值包含接收上文關於第2B圖及第3B圖論述的RVG1、RVG2、RP4、RP5、RP5A、RP5B、RP6或RP7中的一或多個的一或多個電阻值。在一些實施例中，接收 第一閘極電阻值包含基於下文關於第5A圖至第6I圖論述的閘極電阻模型500A-600I中的一或多個接收第一閘極電阻值。
在一些實施例中，接收第一閘極電阻值包含從在積體電路裝置設計系統(例如，下文關於第7圖論述的積體電路裝置設計系統700)上執行的應用接收第一閘極電阻值。在一些實施例中，接收第一閘極電阻值包含藉由在積體電路裝置設計系統(例如，積體電路裝置設計系統700)上執行應用來判斷第一閘極電阻值。
第5A圖及第5B圖描繪了根據一些實施例的相應閘極電阻模型500A及500B。閘極電阻模型500A及500B係可用於藉由假設均勻電壓分佈判斷第一閘極電阻值的閘極電阻模型的非限制性實例。
閘極電阻模型500A及500B中的每一者包含電晶體TX、電阻器Rdelta、及對應於位置T的閘極端節點ND及NT，各者在上文及下文關於第2A圖及第3A圖論述。
閘極電阻模型500A包含閘極通孔CG1及GV2以及電阻器R1及R2，並且閘極電阻模型500B包含閘極通孔GV11、GV12、GV21及GV22，以及電阻器R11、R12、R21及R22。閘極通孔GV1、GV2、GV11、GV12、GV21及GV22表示閘極通孔接觸電晶體TX的閘極的位置，並且因此不包含閘極通孔電阻的表示。
在閘極電阻模型500A中，電阻器R1表示在閘極通孔GV1與位置T之間的閘極部分的電阻，並且電阻器 R2表示在閘極通孔GV1與GV2之間的閘極部分的電阻。電壓V1表示在閘極通孔GV1處的電壓水平，並且電壓V2表示在閘極通孔GV2處的電壓水平。
在電晶體TX的閘極僅僅經由閘極通孔GV1電氣連接的情形中，閘極電阻模型500A提供在閘極通孔GV1與位置T(由閘極端節點ND表示)之間的等於電阻器R1的第一閘極電阻值。藉由假設跨電晶體TX的閘極的電壓均勻分佈，電壓V1及V2具有相同電壓水平。在電晶體TX的閘極經由閘極通孔GV1及GV2兩個電氣連接的情形中，具有相同電壓水平的電壓V1及V2致使忽略電阻器R2，並且閘極電阻模型500A由此提供在閘極通孔GV1與位置T之間的等於電阻器R1的第一閘極電阻值。
基於均勻的電壓分佈，在電晶體TX除了經由閘極通孔GV1及GV2之外還經由一或多個閘極通孔(未圖示)並且進一步從位置T而非閘極通孔GV1電氣連接的情形中，閘極電阻模型500A同樣地忽略相應的電阻器，並且提供等於電阻器R1的第一閘極電阻值。
因為閘極電阻模型500A提供等於電阻器R1的第一閘極電阻值，閘極通孔GV1在位置T處定位的情形致使電阻器R1具有值零，並且致使閘極模型500A提供等於零的第一閘極電阻值。
在閘極電阻模型500B中，電阻器R11表示在閘極通孔GV11與位置T之間的閘極部分的電阻，電阻器R12表示在閘極通孔GV11與GV12之間的閘極部分的電阻，電 阻器R21表示在閘極通孔GV21與位置T之間的閘極部分的電阻，並且電阻器R22表示在閘極通孔GV21與GV22之間的閘極部分的電阻。電壓V11表示在閘極通孔GV11處的電壓水平，電壓V12表示在閘極通孔GV12處的電壓水平，電壓V21表示在閘極通孔GV21處的電壓水平，並且電壓V22表示在閘極通孔GV22處的電壓水平。
因為閘極通孔GV11及GV12以及電阻器R11及R12具有與閘極通孔GV1及GV2以及電阻器R1及R2相同的相對於位置T的配置，藉由假設包含電壓V11及V12的均勻電壓分佈，閘極電阻模型500B提供電阻器R11作為穿過與閘極通孔GV12結合的閘極通孔GV11以及與閘極通孔GV11相比更遠離位置T的任何額外的閘極通孔(未圖示)的電氣連接的電阻值。
類似地，因為閘極通孔GV21及GV22以及電阻器R21及R22具有與閘極通孔GV1及GV2以及電阻器R1及R2相同的相對於位置T的配置，藉由假設包含電壓V21及V22的均勻電壓分佈，閘極電阻模型500B提供電阻器R21作為穿過與閘極通孔GV22組合的閘極通孔GV21以及與閘極通孔GV21相比更遠離位置T的任何額外的閘極通孔(未圖示)的電氣連接的電阻值。
在電晶體TX的閘極穿過閘極通孔GV11及GV21電氣連接的情形中，閘極電阻模型500B由此提供等於電阻器R11及R21的並聯組合的第一閘極電阻值。此種情形包含電晶體TX的閘極經由閘極通孔GV12、GV22中的 一或多個，或與對應閘極通孔GV11或GV21相比更遠離位置T的任何額外的閘極通孔進一步電氣連接的情形。
在閘極通孔GV11或GV21中的任一個定位在位置T處的情形中，電阻器R11或R21中對應電阻器的一者具有為零的值，並且閘極模型500B由此提供等於零的第一閘極電阻值。
在步驟140，判斷第二閘極電阻值。在不同實施例中，判斷第二閘極電阻值包含基於閘極區域尺寸執行一或多個計算、從電阻值參考(例如，上文關於第4圖論述的閘極電阻表400)擷取第二閘極電阻值資訊、或其組合。
在不同實施例中，判斷第二閘極電阻值係基於將AC模型應用到積體電路佈局圖，例如，上文關於第2A圖及第3A圖論述的積體電路佈局圖200L或300L。在一些實施例中，判斷第二閘極電阻值係基於下文關於第6A圖至第6I圖論述的閘極電阻模型600A-600I中的一或多個。
第二閘極電阻值係基於閘極區域尺寸，包含閘極區域寬度以及閘極通孔沿著寬度的定位，例如，由從寬度的第一端到閘極通孔的距離界定。在一些實施例中，第二閘極電阻值係進一步基於一或多個額外的閘極通孔沿著寬度的一或多個定位，例如，由從寬度的第一端到一或多個額外閘極通孔的一或多個額外距離界定。
判斷第二閘極電阻值包含第二閘極電阻值大於第一閘極電阻值或第二閘極電阻值等於或小於第一閘極電阻值。
在其中判斷第二閘極電阻值包含基於閘極區域尺寸執行一或多個計算之一些實施例中，判斷第二閘極電阻值用以下方式執行：判斷上文關於在步驟110中產生電阻值參考論述的一或多個有效電阻值。
在其中判斷第二閘極電阻值包含從電阻值參考擷取第二閘極電阻值之一些實施例中，判斷第二閘極電阻值包含從檔案或資料庫中的至少一個擷取第二閘極電阻值。在一些實施例中，判斷第二閘極電阻值包含從上文關於第4圖論述的閘極電阻表400擷取第二閘極電阻值。
在一些實施例中，從表擷取第二閘極電阻值包含使用一或多個索引(例如，上文關於第4圖論述的一或多個索引I1[m]、I2[n]或I3[l])存取表。在一些實施例中，使用索引包含計算距離與寬度的比率，此距離從寬度的第一邊緣到沿著寬度的給定閘極通孔界定。在一些實施例中，使用索引包含使用上文關於第2A圖及第3A圖論述的距離D8或D9以及寬度W中的一個或兩個存取表。在不同實施例中，使用索引包含產生與鰭數量及/或閘極通孔的數量對應的索引值。
在一些實施例中，判斷第二閘極電阻值包含擷取絕對電阻值。在一些實施例中，判斷第二閘極電阻值包含擷取電阻因數並且例如，藉由有效閘極電阻值除以所擷取的電阻因數來將電阻因數應用到電阻值。
在一些實施例中，判斷第二閘極電阻值包含基於相較複數個閘極通孔中之另一個閘極通孔更靠近預定位 置(例如，寬度中心)的閘極通孔來從複數個閘極通孔選擇一閘極通孔。在一些實施例中，判斷第二閘極電阻值包含基於複數個閘極通孔中作為最靠近預定距離的第一及第二閘極通孔來選擇第一及第二閘極通孔。在一些實施例中，判斷第二閘極電阻值包含根據第一閘極通孔是複數個閘極通孔中在第一方向上最靠近預定位置的閘極通孔並且第二閘極通孔是複數個閘極通孔中在與第一方向相對的第二方向上最靠近預定位置的閘極通孔來選擇第一及第二閘極通孔。在一些實施例中，預定位置係上文關於第2A圖至第3B圖、第5A圖及第5B圖以及下文關於第6A圖至第6I圖論述的位置T。
第6A圖至第6I圖描繪了根據一些實施例的相應閘極電阻模型600A-600I。閘極電阻模型600A-600I係可用於判斷第二閘極電阻值大於第一閘極電阻值或第二閘極電阻值等於或小於第一閘極電阻值的閘極電阻模型的非限制性實例。閘極電阻模型600A-600I中的每一者與網路連線表對應，並且係基於包含閘極通孔GV1-GV6中的一或多個的積體電路裝置構造。閘極通孔配置類似於在上文關於第2A圖及第3A圖論述的積體電路佈局圖200L及300L中描繪的該些，並且出於簡化的目的並未描繪對應的積體電路佈局圖。
閘極電阻模型600A-600I中的每一者包含，共同地，與聚矽區域P2-P6對應的閘極區域G、上文關於第2A圖至第3B圖、第5A圖及第5B圖論述的位置T及上文關於第 5A圖及第5B圖論述的閘極通孔GV1及電阻器R1。除了閘極區域G、位置T、閘極通孔GV1、及電阻器R1之外，閘極電阻模型600A-600I中的每一者包含閘極通孔GV2-GV6及/或電阻器R2-R6中的一或多個。
用上文關於第5A圖及第5B圖論述的方式，閘極通孔GV1-GV6中的每一者表示閘極通孔接觸閘極區域G的位置，並且因此不包含閘極通孔電阻的表示。電阻器R1-R6中的每一者表示在相應閘極通孔GV1-GV6與相鄰閘極通孔或位置T之間的閘極部分的電阻。
如下文論述，閘極電阻模型600A-600I中的每一者與由上文關於第5A圖及第5B圖論述的閘極電阻模型500A或500B提供的第一閘極電阻值、以及由上文關於第4圖論述的閘極電阻表400基於閘極通孔GV1-GV6中的一或多個沿著閘極區域G的定位判斷的第二閘極電阻值對應。在一些實施例中，用於存取閘極電阻表400的一或多個索引係根據上文關於第2A圖及第3A圖論述的距離D8及D9中的一個或兩個以及寬度W。
在第6A圖中，閘極電阻模型600A包含經由閘極通孔GV1電氣連接的閘極區域G。第一閘極電阻值由此作為電阻器R1提供，並且藉由基於閘極通孔GV1相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV1與距離D8對應，並且索引I1[m]的值係基於距離D8與寬度W的比率。
在第6B圖中，閘極電阻模型600B包含經由閘極通孔GV1及GV2電氣連接的閘極區域G，其中閘極通孔GV2定位在閘極通孔GV1與位置T之間。第一閘極電阻值由此作為電阻器R2提供，並且藉由基於閘極通孔GV1及GV2中的每一者相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV1或GV2中的一個與距離D8對應，索引I1[m]的值係根據距離D8與寬度W的比率，閘極通孔GV1或GV2中的另一個與距離D9對應，並且索引I2[n]的值係根據距離D9與寬度W的比率。
在第6C圖中，閘極電阻模型600C包含經由閘極通孔GV1及GV2電氣連接的閘極區域G，其中位置T在閘極通孔GV1與GV2之間定位。第一閘極電阻值由此作為與電阻器R2並聯的電阻器R1提供，並且藉由基於閘極通孔GV1及GV2中的每一者相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV1或GV2中的一個與距離D8對應，索引I1[m]的值係基於距離D8與寬度W的比率，閘極通孔GV1或GV2中的另一個與距離D9對應，並且索引I2[n]的值係基於距離D9與寬度W的比率。
在第6D圖中，閘極電阻模型600D包含經由閘極通孔GV1及GV2電氣連接的閘極區域G，其中閘極通孔GV2定位在位置T處。第一閘極電阻值由此提供為零，並且藉由基於閘極通孔GV1及GV2中的每一者相對於閘極區 域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV1或GV2中的一個與距離D8對應，索引I1[m]的值係基於距離D8與寬度W的比率，閘極通孔GV1或GV2中的另一個與距離D9對應，並且索引I2[n]的值係基於距離D9與寬度W的比率。
在第6E圖中，閘極電阻模型600E包含經由閘極通孔GV1-GV3電氣連接的閘極區域G，其中閘極通孔GV2定位在閘極通孔GV1與GV3之間，並且閘極通孔GV3定位在閘極通孔GV2與位置T之間。第一閘極電阻值由此作為電阻器R3提供。藉由將閘極通孔GV2及GV3選擇為最靠近位置T的閘極通孔，由基於閘極通孔GV2及GV3中的每一者相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV2或GV3中的一個與距離D8對應，索引I1[m]的值係基於距離D8與寬度W的比率，閘極通孔GV2或GV3中的另一個與距離D9對應，並且索引I2[n]的值係基於距離D9與寬度W的比率。
在第6F圖中，閘極電阻模型600F包含經由閘極通孔GV1-GV3及GV6電氣連接的閘極區域G，其中閘極通孔GV2在閘極通孔GV1與GV3之間定位，閘極通孔GV3在閘極通孔GV2與位置T之間定位，並且位置T在閘極通孔GV3與GV6之間定位。第一閘極電阻值由此作為與電阻器R6並聯的電阻器R3提供。藉由將閘極通孔GV3選擇為在位置T的左側上最靠近位置T的閘極通孔，並且將閘極通孔GV6選擇為在位置T的右側上最靠近位置T的閘極通孔，藉 由基於閘極通孔GV3及GV6中的每一者相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV3或GV6中的一個與距離D8對應，索引I1[m]的值係基於距離D8與寬度W的比率，閘極通孔GV3或GV6中的另一個與距離D9對應，並且索引I2[n]的值係基於距離D9與寬度W的比率。
在第6G圖中，閘極電阻模型600G包含經由閘極通孔GV1-GV6電氣連接的閘極區域G，其中閘極通孔GV2在閘極通孔GV1與GV3之間定位，閘極通孔GV3在閘極通孔GV2與位置T之間定位，位置T在閘極通孔GV3與GV4之間定位，閘極通孔GV4在位置T與閘極通孔GV5之間定位，並且閘極通孔GV5在閘極通孔GV4與GV6之間定位。第一閘極電阻值由此作為與電阻器R4並聯的電阻器R3提供。藉由將閘極通孔GV3選擇為在位置T的左側上最靠近位置T的閘極通孔，並且將閘極通孔GV4選擇為在位置T的右側上最靠近位置T的閘極通孔，藉由基於閘極通孔GV3及GV4中的每一者相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV3或GV4中的一個與距離D8對應，索引I1[m]的值係基於距離D8與寬度W的比率，閘極通孔GV3或GV4中的另一個與距離D9對應，並且索引I2[n]的值係基於距離D9與寬度W的比率。
在第6H圖中，閘極電阻模型600H包含經由閘極通孔GV1-GV3電氣連接的閘極區域G，其中閘極通孔 GV2在閘極通孔GV1與GV3之間定位，並且閘極通孔GV3在位置T處定位。第一閘極電阻值由此提供為零。藉由將閘極通孔GV2及GV3選擇為最靠近位置T的閘極通孔，藉由基於閘極通孔GV2及GV3中的每一者相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV2或GV3中的一個與距離D8對應，索引I1[m]的值係基於距離D8與寬度W的比率，閘極通孔GV2或GV3中的另一個與距離D9對應，並且索引I2[n]的值係基於距離D9與寬度W的比率。
在第6I圖中，閘極電阻模型600I包含穿過閘極通孔GV1-GV5電氣連接的閘極區域G，其中閘極通孔GV2在閘極通孔GV1與GV3之間定位，閘極通孔GV3在位置T處定位，並且閘極通孔GV4在位置T與閘極通孔GV5之間定位。第一閘極電阻值由此提供為零。藉由將閘極通孔GV3選擇為在位置T的任一側面上最靠近位置T的閘極通孔，並且將閘極通孔GV2或GV4(GV2/GV4)中的一個選擇為在位置T的對應左側或右側上最靠近位置T的閘極通孔，藉由基於閘極通孔GV3及GV2/GV4中的每一者相對於閘極區域G的寬度的定位產生索引值來判斷第二閘極電阻值。在一些實施例中，閘極通孔GV3及GV2/GV4中的一個與距離D8對應，索引I1[m]的值係基於距離D8與寬度W的比率，閘極通孔GV3及GV2/GV4中的另一個與距離D9對應，並且索引I2[n]的值係基於距離D9與寬度W的比率。
在步驟150，在一些實施例中，網路連線表根據第一及第二閘極電阻值更新。在一些實施例中，更新網路連線表包含將閘極端節點及電阻器(例如，如上文關於第2B圖及第3B圖論述的閘極端節點ND及電阻器Rdelta)添加到網路連線表。網路連線表包含與沿著閘極區域的寬度的預定位置(例如，寬度的中心)對應的第一閘極端節點。在一些實施例中，網路連線表包含在上文關於第2B圖及第3B圖論述的閘極電阻模型200M1或300M1中與沿著寬度W的位置T對應的閘極端節點NT。
在第二閘極電阻值等於或小於第一閘極電阻值的情形中，在不同實施例中，更新網路連線表包含使網路連線表不改變，或者添加或修改與判斷第二閘極電阻值等於或小於第一閘極電阻值對應的網路連線表狀態指示符。在不同實施例中，在第二閘極電阻值等於或小於第一閘極電阻值的情形中，更新網路連線表包含使積體電路佈局圖不改變，或者添加或修改與判斷第二閘極電阻值等於或小於第一閘極電阻值對應的積體電路佈局圖狀態指示符。
在第二閘極電阻值大於第一閘極電阻值的情形中，更新網路連線表包含添加與預定位置對應的第二閘極端節點，並且在第一閘極端節點與第二閘極端節點之間添加電阻器。電阻器具有基於第二閘極電阻值減去第一閘極電阻值的電阻值。
在一些實施例中，電阻器具有等於第二閘極電阻值減去第一閘極電阻值的電阻值。在此等實施例中，將 電阻器添加到網路連線表將總閘極電阻增加到等於第二閘極電阻值的值。
在一些實施例中，電阻器具有等於第二閘極電阻值減去第一閘極電阻值的電阻值，並且與另一值(例如，縮放因子、權重、或偏移)結合。在此等實施例中，將電阻器添加到網路連線表將總閘極電阻增加到與第二閘極電阻值不同的值，例如，用於補償自第二閘極電阻值判斷排除的閘極通孔。
在一些實施例中，添加第二閘極端節點包含在位置T處添加閘極端節點ND，並且添加電阻器包含添加電阻器Rdelta，各者在上文關於第2B圖、第3B圖、第5A圖及第5B圖論述。在一些實施例中，添加電阻器Rdelta包含添加具有基於根據第6A圖至第6I圖中描繪的實施例判斷的第一或第二閘極電阻值中的至少一個的電阻值的Rdelta。在一些實施例中，添加電阻器Rdelta包含添加第二閘極電阻值減去第一閘極電阻值的電阻值的Rdelta，其中第二閘極電阻值具有等於根據第6A圖至第6I圖中描繪的實施例的第二閘極電阻值，第一閘極電阻值為根據第6A圖至第6I圖中描繪的實施例判斷的。
在一些實施例中，添加第二閘極端節點及電阻器包含使用閘極電阻模型200M2替代上文關於第2B圖論述的閘極電阻模型200M1。在一些實施例中，藉由使用閘極電阻模型200M2替代閘極電阻模型200M1，透過閘極通孔VG1電氣連接的電晶體TX的有效閘極電阻從第一閘極 電阻值RP4增加到第二閘極電阻值RP4+Rdelta。因為閘極電阻模型200M1及200M2具有針對電阻器RVG1直至RP7系列的等效形狀結構(topology)，不藉由使用閘極電阻模型200M2替代閘極電阻模型200M1來更改積體電路佈局圖200L的模型化DC行為。
在一些實施例中，添加第二閘極端節點及電阻器包含使用閘極電阻模型300M2替代上文關於第3B圖論述的閘極電阻模型300M1。在一些實施例中，藉由使用閘極電阻模型300M2替代閘極電阻模型300M1，透過閘極通孔VG1及VG2電氣連接的電阻器TX的有效閘極電阻從與電阻器RP5A並聯的第一閘極電阻值RP4增加到第二閘極電阻值(與電阻器RP5A並聯的RP4)+Rdelta。因為閘極電阻模型300M1及300M2具有針對電阻器RVG1、RVG2、及RP4-RP7的等效形狀結構，不藉由使用閘極電阻模型300M2替代閘極電阻模型300M1來更改積體電路佈局圖300L的模型化DC行為。
藉由有條件地添加第二閘極端節點及電阻器，按需要更新網路連線表以包含基於與第一模型(例如，預設及/或DC模型)不同的閘極區域的模型(例如，AC模型)的電阻值。在一些實施例中，藉由有條件地添加第二閘極端節點及電阻器，更新網路連線表以補償第一模型提供低於對應積體電路裝置的期望值的電阻值(例如，零)的情形。
藉由將第二閘極端節點及電阻器添加到與預定位置對應的第一端節點，更新網路連線表，而不更改用於模型化DC行為的形狀結構，例如，在級聯(cascade)佈置中包含的電晶體的應用中。
在一些實施例中，更新網路連線表包含將網路連線表儲存在儲存裝置中。在不同實施例中，將網路連線表儲存在儲存裝置中包含將網路連線表儲存在非揮發性、電腦可讀取記憶體或細胞程式庫(例如資料庫)中，及/或包含在網路上儲存網路連線表。在一些實施例中，將網路連線表儲存在儲存裝置中包含使用下文關於第7圖論述的積體電路裝置設計系統700儲存網路連線表。
在步驟160，在一些實施例中，第一及第二閘極電阻值用於判斷積體電路佈局圖是否符合設計規範。在不同實施例中，使用第一及第二閘極電阻值包含使用大於第一閘極電阻值的第二閘極電阻值或使用等於或小於第一閘極電阻值的第二閘極電阻值。
在一些實施例中，使用第一及第二閘極電阻值包含使用與積體電路佈局圖對應的網路連線表。在不同實施例中，使用第一及第二閘極電阻值包含使用未更改或在添加第二閘極端節點及電阻器之後的網路連線表。
在一些實施例中，判斷積體電路佈局圖是否符合設計規範包含基於積體電路佈局圖執行模擬。在一些實施例中，執行模擬包含執行與積體電路佈局圖對應的積體電路裝置的AC模擬，其中AC模擬使用電阻器。在一些實 施例中，執行模擬包含執行與積體電路佈局圖對應的積體電路裝置的DC模擬，其中DC模擬獨立於電阻器。
在不同實施例中，設計規範包含由閘極電阻潛在地影響的積體電路裝置的增益、速度、雜訊效能、暫態回應時間、截止頻率、或另一特性。
在步驟170，在一些實施例中，響應於積體電路佈局圖不符合設計規範的判斷修改積體電路佈局圖。在不同實施例中，修改積體電路佈局圖包含下列中的一或多個：改變一或多個閘極通孔沿著寬度的位置或包含沿著積體電路佈局圖中的寬度的一或多個額外的閘極通孔。
在一些實施例中，修改積體電路佈局圖包含修改與積體電路佈局圖對應的網路連線表。
在步驟180，在一些實施例中，將積體電路佈局圖儲存在儲存裝置中。在不同實施例中，將積體電路佈局圖儲存在儲存裝置中包含將積體電路佈局圖儲存在非揮發性、電腦可讀取記憶體或細胞程式庫(例如，資料庫)中，及/或包含在網路上儲存積體電路佈局圖。在一些實施例中，將積體電路佈局圖儲存在儲存裝置中包含使用下文關於第7圖所論述的積體電路裝置設計系統700。
在步驟190，在一些實施例中，在半導體積體電路層中製造一或多個半導體遮罩或至少一個部件中的至少一個，或者基於積體電路佈局圖執行一或多個製造步驟。下文關於第8圖論述基於積體電路佈局圖來在半導體積 體電路層中製造一或多個半導體遮罩或至少一個部件以及執行一或多個製造操作(例如，一或多個微影暴露)。
藉由執行方法100的部分或全部的步驟，在取得第一模型化閘極電阻之後判斷積體電路裝置的第二模型化閘極電阻，並且第二模型化閘極電阻用於驗證第一模型化閘極電阻係足夠大的，或更新網路連線表以由此增加第一模型化閘極電阻，由此與不包含判斷第二模型化閘極電阻值的閘極電阻模型化方法相比，改進準確度並且避免低估閘極電阻值。
因為改進準確度並且避免低估閘極電阻值用於減少積體電路佈局修正的數量，與基於不包含判斷第二模型化閘極電阻值的方法製造的彼等相比，基於方法100更有效地製造積體電路裝置。
第7圖係根據一些實施例的積體電路裝置設計系統700的方塊圖。上文關於第1圖論述的方法100的一或多個步驟可根據一些實施例使用積體電路裝置設計系統700實施。在一些實施例中，積體電路裝置設計系統700係EDA系統。
在一些實施例中，積體電路裝置設計系統700係包含硬體處理器702及非暫態性電腦可讀取儲存媒體704的計算元件。非暫態性電腦可讀取儲存媒體704尤其是用電腦程式碼706(亦即，可執行指令集)編碼(亦即，儲存)。藉由硬體處理器702執行指令706表示(至少部分)積體電路裝置設計系統，此積體電路裝置設計系統實施上 文關於第1圖論述的例如方法100(在後文提及的製程及/或方法)的部分或全部。
處理器702經由匯流排708電氣耦合到非暫態性電腦可讀取儲存媒體704。處理器702亦由匯流排708電氣耦合到I/O介面710。網路介面712亦經由匯流排708電氣連接到處理器702。網路介面712連接到網路714，使得處理器702及非暫態性電腦可讀取儲存媒體704能夠經由網路714連接到外部元件。處理器702用以執行在非暫態性電腦可讀取儲存媒體704中編碼的電腦程式碼706，用於致使積體電路裝置設計系統700可用於執行所提及的製程及/或方法的部分或全部。在一或多個實施例中，處理器702係中央處理單元(CPU)、多處理器、分散式處理系統、特殊應用積體電路(AS積體電路)、及/或適宜的處理單元。
在一或多個實施例中，非暫態性電腦可讀取儲存媒體704係電子、磁性、光學、電磁、紅外、及/或半導體系統(或者設備或元件)。例如，非暫態性電腦可讀取儲存媒體704包含半導體或固態記憶體、磁帶、可移除電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁碟、及/或光碟。在使用光碟的一或多個實施例中，非暫態性電腦可讀取儲存媒體704包含壓縮磁碟-唯讀記憶體(CD-ROM)、壓縮磁碟讀/寫(CD-R/W)、及/或數位視訊光碟(DVD)。
在一或多個實施例中，非暫時性電腦可讀取儲存媒體704儲存電腦程式碼706，此電腦程式碼用以致使積 體電路裝置設計系統700可用於執行所提及製程及/或方法的部分或全部。在一或多個實施例中，非暫態性電腦可讀取儲存媒體704亦儲存促進執行所提及製程及/或方法的部分或全部的資訊。在不同實施例中，非暫態性電腦可讀取儲存媒體704儲存至少一個電阻值720、網路連線表722、積體電路佈局圖724或至少一個設計規範726中的一個或組合，各者在上文關於方法100以及第1至第6I圖論述。
積體電路裝置設計系統700包含I/O介面710。I/O介面710耦合到外部電路系統。在不同實施例中，I/O介面710包含用於將資訊及命令通訊到處理器702及/或從處理器702通訊的下列中的一個或組合：鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、顯示器、觸控式螢幕及/或游標方向鍵。
積體電路裝置設計系統700亦包含耦合到處理器702的網路介面712。網路介面712允許系統700與網路714通訊，其中一或多個其他電腦系統連接到網路。網路介面712包含：無線網路介面，諸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，諸如ETHERNET、USB或IEEE-1364。在一或多個實施例中，在兩個或多個系統700中實施所提及製程及/或方法的部分或全部。
積體電路裝置設計系統700用以經由I/O介面710接收資訊。經由I/O介面710接收的資訊包含下列中的一個或組合：用於處理器702處理的至少一個電阻值、至少 一個網路連線表、至少一個積體電路佈局圖、至少一個設計規則、及/或其他參數。將資訊經由匯流排708傳遞到處理器702。積體電路裝置設計系統700用以經由I/O介面710發送及/或接收關於使用者介面的資訊。
在一些實施例中，所提及的製程及/或方法的一部分或全部實施為由處理器執行的獨立式軟體應用。在一些實施例中，所提及的製程及/或方法的一部分或全部實施為軟體應用，此軟體應用係額外軟體應用的一部分。在一些實施例中，所提及的製程及/或方法的一部分或全部實施為到軟體應用的插件。在一些實施例中，所提及的製程及/或方法中的至少一個實施為軟體應用，此軟體應用為EDA工具的一部分。在一些實施例中，積體電路佈局圖使用諸如獲自CADENCE DESIGN SYSTEMS,Inc.的VIRTUOSO®的工具或另一適宜佈局產生工具產生。
在一些實施例中，製程被非暫態性電腦可讀取記錄媒體中所儲存之程式的函數實現。非暫態性電腦可讀取記錄媒體的實例包含但不限於，外部/可移除及/或內部/內建儲存或記憶體單元，例如，下列中的一或多個：光碟(諸如DVD)、磁碟(諸如硬碟)、半導體記憶體(諸如ROM、RAM、記憶卡)及類似者。
藉由可用於實施如上文關於第1圖至第6I圖所論述之方法100的一或多個操作，積體電路裝置設計系統700及非暫態性電腦可讀取記錄媒體(例如，非暫態性電腦可讀取記錄媒體704)實現上文關於方法100論述的益處。
第8圖係根據一些實施例的積體電路製造系統800及與其相關聯的積體電路製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統800製造下列中的至少一個：(A)一或多個半導體遮罩或(B)在半導體積體電路層中的至少一個部件。
在第8圖中，積體電路製造系統800包含實體，諸如設計室820、遮罩室830、及積體電路製造商/生產商(晶圓廠(fab))850，此等實體在關於製造IC裝置860的設計、開發、及製造循環及/或服務中彼此相互作用。系統800中的實體由通訊網路連接。在一些實施例中，通訊網路係單個網路。在一些實施例中，通訊網路係各種不同的網路，諸如網內網路及網際網路。通訊網路包含有線及/或無線通訊通道。每個實體與其他實體中的一或多個相互作用，並且將服務提供到其他實體中的一或多個及/或從其他實體中的一或多個接收服務。在一些實施例中，設計室820、遮罩室830、及積體電路晶圓廠850中的兩個或多個由單個較大的公司擁有。在一些實施例中，設計室820、遮罩室830、及積體電路晶圓廠850中的兩個或多個在共用設施中共存並且使用共用資源。
設計室(或設計團隊)820產生基於上文關於第1圖至第6I圖論述的方法100的積體電路設計佈局圖822。積體電路設計佈局圖822包含各種幾何圖案，此等幾何圖案與構成待製造的積體電路裝置860的各個部件的金屬、氧化物或半導體層的圖案對應。各個層結合以形成各 種積體電路特徵。例如，積體電路設計佈局圖822的一部分包含在半導體基板(諸如矽晶圓)中形成的各種積體電路特徵(諸如主動區、閘電極、源極及汲極、層間互連的金屬線或通孔、以及用於接合墊的開口)以及在半導體基板上設置的各種材料層。設計室820實施包含上文關於第1圖至第6I圖論述的方法100的適當設計程序以形成積體電路設計佈局圖822。設計程序包含下列中的一或多個：邏輯設計、實體設計或放置及路由。積體電路設計佈局圖822存在於具有幾何圖案的資訊的一或多個資料檔案中。例如，積體電路設計佈局圖822可以GDSII檔案格式或DFII檔案格式表達。
遮罩室830包含資料準備832及遮罩製造844。遮罩室830使用積體電路設計佈局圖822，以製造一或多個遮罩845，此等遮罩將用於根據積體電路設計佈局圖822製造積體電路裝置860的各個層。遮罩室830執行遮罩資料準備832，其中積體電路設計佈局圖822轉換為表示性資料檔案(representative data file，RDF)。遮罩資料準備832向遮罩製造844提供RDF。遮罩製造844包含遮罩寫入器。遮罩寫入器將RDF轉換為基板上的影像，諸如遮罩(主光罩)845或半導體晶圓853。設計佈局圖822由遮罩資料準備832操控，以符合遮罩寫入器的特定特性及/或積體電路晶圓廠850的需求。在第8圖中，將遮罩資料準備832及遮罩製造844示出為分開的元件。在一些實施例中， 遮罩資料準備832及遮罩製造844可以共同稱為遮罩資料準備。
在一些實施例中，遮罩資料準備832包含光學鄰近修正(optical proximity correction，OPC)，其使用微影增強技術來補償影像誤差，諸如可以由繞射、干涉、其他製程影響及類似者產生的彼等誤差。OPC調整積體電路設計佈局圖822。在一些實施例中，遮罩資料準備832包含進一步的解析度增強技術(resolution enhancement techniques，RET)，諸如偏軸照明、次解析度輔助特徵、相移遮罩、其他適宜技術、及類似者或其組合。在一些實施例中，亦使用反向微影技術(inverse lithography technology，ILT)，其將OPC視作反向成像問題(inverse image problem)。
在一些實施例中，遮罩資料準備832包含遮罩規則檢查器(mask rule checker，MRC)，此遮罩規則檢查器檢查及確保的積體電路設計佈局圖822已經歷具有一組遮罩產生規則的OPC中的製程，此等遮罩產生規則含有某些幾何及/或連通性限制以確保足夠裕度，用於考慮在半導體製造製程中的變化性及類似者。在一些實施例中，MRC修改積體電路設計佈局圖822以在遮罩製造844期間補償限制，這可撤銷由OPC執行的部分修改，以便滿足遮罩產生規則。
在一些實施例中，遮罩資料準備832包含模擬處理的微影製程檢查(lithography process checking， LPC)，此處理將由積體電路晶圓廠850實施以製造IC裝置860。LPC基於積體電路設計佈局圖822模擬此處理以產生模擬的製造裝置，諸如IC裝置860。在LPC模擬中的處理參數可以包含與積體電路製造循環的各個製程相關聯的參數、與用於製造積體電路的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮到各種因素，諸如天線影像對比(aerial image contrast)、焦點深度(depth of focus，DOF)、遮罩誤差增強因素(mask error enhancement factor，MEEF)、其他適宜因素、及類似者或其組合。在一些實施例中，在模擬的製造裝置已經由LPC產生之後，若模擬的裝置形狀不足夠接近以滿足設計規則，則將重複OPC及/或MRC以進一步細化積體電路設計佈局圖822。
應當理解，為了明確的目的已經簡化遮罩資料準備832的以上描述。在一些實施例中，資料準備832包含額外特徵，諸如邏輯操作(logic operation，LOP)以根據製造規則修改積體電路設計佈局圖822。另外，在資料準備832期間應用到積體電路設計佈局圖822的製程可以各種不同次序執行。
在遮罩資料準備832之後並且在遮罩製造844期間，基於經修改的積體電路設計佈局圖822製造遮罩845或一組遮罩845的群組。在一些實施例中，遮罩製造844包含基於積體電路設計佈局圖822執行一或多個微影暴露。在一些實施例中，電子束(e束)或多個電子束的機制用於基 於經修改的積體電路設計佈局圖822在遮罩(光罩或主光罩)845上形成圖案。遮罩845可以在各種技術中形成。在一些實施例中，遮罩845使用二進制技術形成。在一些實施例中，遮罩圖案包含不透明區域及透明區域。用於暴露已經在晶圓上塗佈的影像敏感材料層(例如，光阻劑)的輻射光束(諸如紫外(UV)光束)由不透明區域阻擋並且透過透明區域發射。在一個實例中，遮罩845的二進制遮罩版本包含透明基板(例如，熔凝石英)及在二進制遮罩的不透明區域中塗佈的不透明材料(例如，鉻)。在另一實例中，遮罩845使用相移技術形成。在遮罩845的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的圖案中的各種特徵用以具有適當相位差，用於增強解析度及成像品質。在各個實例中，相移遮罩可以係衰減PSM或交替PSM。在各種製程中使用由遮罩製造844產生的遮罩。例如，此種遮罩在離子佈植製程中使用以在半導體晶圓853中形成各種摻雜區域、在蝕刻製程中使用以在半導體晶圓853中形成各種蝕刻區域、及/或在其他適宜製程中使用。
積體電路晶圓廠850包含晶圓製造852。積體電路晶圓廠850係包含用於製造各種不同的積體電路產品的一或多個製造設施的積體電路製造公司。在一些實施例中，積體電路晶圓廠850係半導體代工廠。例如，可存在用於複數個積體電路產品的前端製造(front-end-of-line，FEOL)的製造設施，而第二製造設施可提供用於互連及封裝積體電路產品的後端製造(back-end-of-line， BEOL)，並且第三製造設施可提供用於代工廠公司的其他服務。
積體電路晶圓廠850使用由遮罩室830製造的遮罩845以製造IC裝置860。因此，積體電路晶圓廠850至少間接使用積體電路設計佈局圖822以製造IC裝置860。在一些實施例中，半導體晶圓853由積體電路晶圓廠850使用遮罩845製造以形成IC裝置860。在一些實施例中，積體電路製造包含至少間接地基於積體電路設計佈局圖822執行一或多個微影暴露。半導體晶圓853包含矽基板或其上形成有材料層的其他適當基板。半導體晶圓853進一步包含下列中的一或多個：各種摻雜區域、介電特徵、多級互連、及類似者(在後續的製造步驟形成)。
例如，關於積體電路製造系統(例如，第8圖的系統800)以及與其相關聯的積體電路製造流程的細節在下列中發現：於2016年2月9日授權的美國專利第9,256,709號中、於2015年10月1日公開的美國授權前公開案第20150278429號、於2014年2月6日公開的美國預授權公開案第20140040838號、以及於2007年8月21日授權的美國專利第7,260,442號，其各者的全文以引用方式併入本文的一實施例中。
在一些實施例中，一種產生積體電路裝置的網路連線表的方法包含：提取積體電路裝置的閘極區域的尺寸，此尺寸包含閘極區域的寬度(此寬度至少從主動區域的第一邊緣延伸到主動區域的第二邊緣)以及從寬度的第 一端到沿著寬度定位的閘極通孔的距離；接收與閘極區域對應的第一閘極電阻值；基於距離及寬度判斷第二閘極電阻值；以及基於第一及第二閘極電阻值更新網路連線表。在一些實施例中，判斷第二閘極電阻值包含第二閘極電阻值大於第一閘極電阻值，網路連線表包含與沿著寬度的位置對應的第一閘極端節點，並且更新網路連線表包含添加與此位置對應的第二閘極端節點以及在第一閘極端節點與第二閘極端節點之間添加電阻器。在一些實施例中，添加電阻器包含添加具有基於第二閘極電阻值減去第一閘極電阻值的電阻值的電阻器。在一些實施例中，接收第一閘極電阻值包含接收基於閘極區域的DC模型的第一閘極電阻值。在一些實施例中，判斷第二閘極電阻值包含判斷基於閘極區域的AC模型的第二閘極電阻值。在一些實施例中，判斷第二閘極電阻值包含基於距離存取電阻表。在一些實施例中，閘極通孔係第一閘極通孔，距離係第一距離，尺寸進一步包含從第一端到沿著寬度定位的第二閘極通孔的第二距離，並且判斷第二閘極電阻值包含進一步基於第二距離存取電阻表。在一些實施例中，閘極通孔係沿著寬度定位的複數個閘極通孔的第一閘極通孔，並且判斷第二閘極電阻值進一步基於從第一端到複數個閘極通孔的第二閘極通孔的另一距離。在一些實施例中，判斷第二閘極電阻值包含基於第一及第二閘極通孔係複數個閘極通孔中最靠近沿著寬度並且在第一邊緣與第二邊緣之間的一位置的閘極通孔來從複數個閘極通孔中選擇第一及第二閘極通孔。
在一些實施例中，積體電路佈局圖產生系統包含處理器及包含用於一或多個程式的電腦程式碼的非暫態電腦可讀取儲存媒體。非暫態電腦可讀取儲存媒體及電腦程式碼用以用處理器致使系統進行以下操作：接收積體電路裝置的佈局圖，積體電路佈局圖包含具有至少從主動區域的第一邊緣延伸到主動區域的第二邊緣的寬度的閘極區域以及在距離閘極區域的第一端一距離處沿著寬度定位的閘極通孔；基於閘極通孔沿著寬度的定位判斷第一閘極電阻值；判斷基於距離及寬度的第二閘極電阻值大於第一閘極電阻值；以及將電阻器添加到與閘極區域對應的網路連線表，其中電阻器具有基於在第一與第二閘極電阻值之間的差異的值。在一些實施例中，電腦可讀取儲存媒體及電腦程式碼用以用處理器致使系統進行以下操作：藉由假設沿著寬度的均勻電壓分佈來判斷第一閘極電阻值。在一些實施例中，電腦可讀取儲存媒體及電腦程式碼用以用處理器致使系統進行以下操作：藉由自沿著寬度的複數個閘極通孔中選擇閘極通孔判斷第二閘極電阻值，其中經選擇的閘極通孔比複數個閘極通孔中未被選擇閘極通孔更靠近沿著寬度的預定位置。在一些實施例中，電腦可讀取儲存媒體及電腦程式碼用以用處理器致使系統進行以下操作：藉由從距離與寬度的比率產生第一索引值並且使用第一索引值來從電阻表擷取第二閘極電阻值來判斷第二閘極電阻值。在一些實施例中，電腦可讀取儲存媒體及電腦程式碼用以用處理器致使系統進行以下操作：進一步藉由從另一 距離與寬度的比率產生第二索引值並且使用第二索引值來從電阻表擷取第二閘極電阻值來判斷第二閘極電阻值，另一距離與另一閘極通孔沿著寬度的定位對應。在一些實施例中，電腦可讀取儲存媒體及電腦程式碼用以用處理器致使系統進行以下操作：進一步藉由產生與鰭數量對應的第二索引值並且使用第二索引值來從電阻表擷取第二閘極電阻值來判斷第二閘極電阻值。在一些實施例中，第一閘極電阻值是沿著寬度之閘極通孔的定位相對沿著寬度之預定位置的函數，並且電腦可讀取儲存媒體及電腦程式碼用以用處理器致使系統將電阻器在預定位置處添加到網路連線表。
在一些實施例中，產生積體電路裝置的佈局圖的方法包含：接收積體電路裝置的佈局圖，積體電路佈局圖包含具有至少從主動區域的第一邊緣延伸到主動區域的第二邊緣的寬度的閘極區域以及在距離閘極區域的第一端一距離處沿著寬度定位的閘極通孔；基於閘極通孔相對於沿著寬度的預定位置的定位接收第一閘極電阻值；基於距離及寬度判斷第二閘極電阻值；以及使用第一及第二閘極電阻值以判斷積體電路佈局圖是否符合設計規範。在一些實施例中，判斷第二閘極電阻值包含從電阻值參考擷取第二閘極電阻值，並且方法進一步包含基於閘極區域的AC模型產生電阻值參考。在一些實施例中，使用第一及第二閘極電阻值包含：判斷第二電阻值以一電阻差大於第一電阻值；在與沿著寬度的預定位置對應的網路連線表節點處添 加電阻器，此電阻器具有基於電阻差的一值；以及執行積體電路裝置的AC模擬，其中AC模擬使用電阻器。在一些實施例中，使用第一及第二閘極電阻值進一步包含執行積體電路裝置的DC模擬，其中DC模擬獨立於電阻器。
前述內容概述了若干實施例的特徵，使得熟習此項技術者可更好地理解本案之一實施例的態樣。熟習此項技術者應瞭解，可輕易使用本案之一實施例作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本案之一實施例之精神及範疇，且可在不脫離本案之一實施例之精神及範疇的情況下產生本文的各種變化、替代及更改。
100‧‧‧方法
110、120、130、140、150、160、170、180、190‧‧‧步驟

Claims (20)

  1. 一種產生積體電路裝置的網路連線表的方法，該方法包含：提取該積體電路裝置的一閘極區域的尺寸，該些尺寸包含：該閘極區域的一寬度，該寬度至少從一主動區域的一第一邊緣延伸到該主動區域的一第二邊緣；以及從該寬度的一第一端到沿著該寬度定位的一閘極通孔的一距離；接收相應於該閘極區域的一第一閘極電阻值；基於該距離及該寬度判斷一第二閘極電阻值；以及基於該第一電阻值及該第二閘極電阻值更新該網路連線表。
  2. 如請求項1所述之方法，其中判斷該第二閘極電阻值包含該第二閘極電阻值大於該第一閘極電阻值，該網路連線表包含相應於沿著該寬度之一位置的一第一閘極端節點，以及更新該網路連線表包含：添加相應於該位置的一第二閘極端節點；以及在該第一閘極端節點與該第二閘極端節點之間添加一電阻器。
  3. 如請求項2所述之方法，其中添加該電阻器包含：添加具有基於該第二閘極電阻值減去該第一閘極電阻值的一電阻值的該電阻器。
  4. 如請求項1所述之方法，其中接收該第一閘極電阻值包含：基於該閘極區域的一直流模型接收該第一閘極電阻值。
  5. 如請求項1所述之方法，其中判斷該第二閘極電阻值包含：基於該閘極區域的一交流模型判斷該第二閘極電阻值。
  6. 如請求項1所述之方法，其中判斷該第二閘極電阻值包含：基於該距離存取一電阻表。
  7. 如請求項6所述之方法，其中該閘極通孔是一第一閘極通孔，該距離是一第一距離，該些尺寸進一步包含從該第一端至沿著該寬度定位的一第二閘極通孔的一第二距離，以及 判斷該第二閘極電阻值包含進一步基於該第二距離存取該電阻表。
  8. 如請求項1所述之方法，其中該閘極通孔是沿著該寬度定位的複數個閘極通孔中的一第一閘極通孔，以及判斷該第二閘極電阻值進一步基於從該第一端到該些閘極通孔之一第二閘極通孔的另一距離。
  9. 如請求項8所述之方法，其中判斷該第二閘極電阻值包含：基於該第一閘極通孔及該第二閘極通孔是該些閘極通孔中最靠近沿著該寬度並且在該第一邊緣與該第二邊緣之間的一位置的該些閘極通孔來從該些閘極通孔中選擇該第一閘極通孔及該第二閘極通孔。
  10. 一種產生積體電路佈局圖系統，包含：一處理器；以及一非暫態電腦可讀取儲存媒體，包含用於一或多個程式的電腦程式碼，該非暫態電腦可讀取儲存媒體及該電腦程式碼用以利用該處理器致使該系統進行以下步驟：接收一積體電路裝置的一佈局圖，該積體電路佈局圖包含： 具有一寬度的一閘極區域，該寬度至少從一主動區域的一第一邊緣延伸到該主動區域的一第二邊緣；以及一閘極通孔，沿著該寬度在離該閘極區域的一第一端的一距離處定位；基於該閘極通孔沿著該寬度的定位判斷一第一閘極電阻值；基於該距離及該寬度判斷一第二閘極電阻值大於該第一閘極電阻值；以及將一電阻器添加到相應於該閘極區域的一網路連線表，其中該電阻器具有基於在該第一閘極電阻值與該第二閘極電阻值之間的一差異的一值。
  11. 如請求項10所述之產生積體電路佈局圖系統，其中該非暫態電腦可讀取儲存媒體及該電腦程式碼用以利用該處理器致使該系統透過下述步驟判斷該第一閘極電阻值：藉由假設沿著該寬度的一均勻電壓分佈。
  12. 如請求項10所述之產生積體電路佈局圖系統，其中該電腦可讀取儲存媒體及該電腦程式碼用以利用該處理器致使該系統透過下述步驟判斷該第二閘極電阻值： 自沿著該寬度的複數個閘極通孔中選擇該閘極通孔，根據於該經選擇的閘極通孔比該些閘極通孔中的一未選閘極通孔更靠近沿著該寬度的一預定位置。
  13. 如請求項10所述之產生積體電路佈局圖系統，其中該電腦可讀取儲存媒體及該電腦程式碼用以利用該處理器致使該系統透過下述步驟判斷該第二閘極電阻值：藉由從該距離與該寬度的一比率產生一第一索引值；以及使用該第一索引值以從一電阻表擷取該第二閘極電阻值。
  14. 如請求項13所述之產生積體電路佈局圖系統，其中該電腦可讀取儲存媒體及該電腦程式碼用以利用該處理器致使該系統更透過下述步驟判斷該第二閘極電阻值：從另一距離與該寬度的一比率產生一第二索引值，該另一距離相應於另一閘極通孔沿著該寬度的一定位；以及使用該第二索引值從該電阻表擷取該第二閘極電阻值。
  15. 如請求項13所述之產生積體電路佈局圖系統，其中該電腦可讀取儲存媒體及該電腦程式碼用以利 用該處理器致使該系統更透過下述步驟判斷該第二閘極電阻值：產生相關於一鰭數量的一第二索引值；以及使用該第二索引值從該電阻表擷取該第二閘極電阻值。
  16. 如請求項10所述之產生積體電路佈局圖系統，其中該第一閘極電阻值是沿著該寬度的該閘極通孔之該定位相對沿著該寬度的一預定位置的函數，以及該電腦可讀取儲存媒體及該電腦程式碼用以利用該處理器致使該系統在該預定位置處將該電阻器添加到該網路連線表。
  17. 一種產生積體電路裝置的佈局圖方法，該方法包含：接收該積體電路裝置的該佈局圖，該積體電路佈局圖包含：具有一寬度的一閘極區域，該寬度至少從一主動區域的一第一邊緣延伸到該主動區域的一第二邊緣；以及一閘極通孔，在離該閘極區域的一第一端的一距離處沿著該寬度定位；基於該閘極通孔相對於沿著該寬度的一預定位置的該定位來接收一第一閘極電阻值； 基於該距離及該寬度來判斷一第二閘極電阻值；以及使用該第一閘極電阻值及該第二閘極電阻值判斷該積體電路佈局圖是否符合一設計規範。
  18. 如請求項17所述之方法，其中判斷該第二閘極電阻值包含從一電阻值參考擷取該第二閘極電阻值，以及該方法進一步包含基於該閘極區域的一交流模型產生該電阻值參考。
  19. 如請求項17所述之方法，其中使用該第一閘極電阻值及該第二閘極電阻值包含：判斷該第二電阻值以一電阻差大於該第一電阻值；在相應於沿著該寬度之該預定位置的一網路連線表節點處添加一電阻器，該電阻器具有基於該電阻差的一值；以及執行該積體電路裝置的一交流模擬，其中該交流模擬使用該電阻器。
  20. 如請求項19所述之方法，其中使用該第一閘極電阻值及該第二閘極電阻值進一步包含：執行該積體電路裝置的一直流模擬，其中該直流模擬獨立於該電阻器。
TW108115170A 2018-05-02 2019-05-01 產生積體電路佈局方法及系統 TWI732208B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862665660P 2018-05-02 2018-05-02
US62/665,660 2018-05-02
US16/389,679 US10846456B2 (en) 2018-05-02 2019-04-19 Integrated circuit modeling methods and systems
US16/389,679 2019-04-19

Publications (2)

Publication Number Publication Date
TW202006575A true TW202006575A (zh) 2020-02-01
TWI732208B TWI732208B (zh) 2021-07-01

Family

ID=68383837

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108115170A TWI732208B (zh) 2018-05-02 2019-05-01 產生積體電路佈局方法及系統

Country Status (3)

Country Link
US (4) US10846456B2 (zh)
CN (1) CN110442893B (zh)
TW (1) TWI732208B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10796059B2 (en) * 2018-03-22 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout generation method and system
US10846456B2 (en) * 2018-05-02 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit modeling methods and systems
US20200410153A1 (en) 2019-05-30 2020-12-31 Celera, Inc. Automated circuit generation
CN111931447B (zh) * 2020-07-22 2024-06-18 深圳市紫光同创电子有限公司 Fpga布局方法、装置、电子设备及存储介质
CN113553796B (zh) * 2021-07-30 2024-02-09 上海华虹宏力半导体制造有限公司 版图文件中通孔区位置的获取方法、系统及电子设备
US12009295B2 (en) * 2021-11-09 2024-06-11 Qualcomm Incorporated Comb / fishbone metal stack

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10116557A1 (de) * 2001-04-03 2002-10-17 Infineon Technologies Ag Integrierte, abstimmbare Kapazität
US6728942B2 (en) * 2001-06-12 2004-04-27 Conexant Systems, Inc. Method and system for predictive MOSFET layout generation with reduced design cycle
WO2005033984A1 (ja) * 2003-10-03 2005-04-14 Matsushita Electric Industrial Co., Ltd. ネットリスト変換方法、ネットリスト変換装置、静止状態貫通電流検出方法、及び静止状態貫通電流検出装置
US7260442B2 (en) 2004-03-03 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method and system for mask fabrication process control
JP4867157B2 (ja) * 2004-11-18 2012-02-01 ソニー株式会社 高周波トランジスタの設計方法、および、マルチフィンガーゲートを有する高周波トランジスタ
JP4524176B2 (ja) * 2004-12-17 2010-08-11 パナソニック株式会社 電子デバイスの製造方法
US7818158B2 (en) * 2005-09-21 2010-10-19 Synopsys, Inc. Method for symbolic simulation of circuits having non-digital node voltages
US20080273366A1 (en) * 2007-05-03 2008-11-06 International Business Machines Corporation Design structure for improved sram device performance through double gate topology
US7937678B2 (en) * 2008-06-11 2011-05-03 Infineon Technologies Ag System and method for integrated circuit planar netlist interpretation
JP5333420B2 (ja) * 2010-11-25 2013-11-06 日本電気株式会社 半導体集積回路の配線検証方法、配線検証装置、及び配線検証プログラム
US8392867B2 (en) * 2011-01-13 2013-03-05 International Business Machines Corporation System, method and program storage device for developing condensed netlists representative of groups of active devices in an integrated circuit and for modeling the performance of the integrated circuit based on the condensed netlists
US20130173214A1 (en) * 2012-01-04 2013-07-04 International Business Machines Corporation Method and structure for inline electrical fin critical dimension measurement
US8850366B2 (en) 2012-08-01 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making a mask by forming a phase bar in an integrated circuit design layout
US8850374B2 (en) * 2012-11-06 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of reducing parasitic mismatch
US8819610B2 (en) * 2013-01-09 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
US9256709B2 (en) 2014-02-13 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit mask patterning
US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
US10140407B2 (en) * 2014-11-26 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method, device and computer program product for integrated circuit layout generation
TWI685088B (zh) * 2015-07-15 2020-02-11 聯華電子股份有限公司 靜態隨機存取記憶體單元結構以及靜態隨機存取記憶體佈局結構
US10169515B2 (en) * 2015-11-16 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Layout modification method and system
US10380315B2 (en) * 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
US10482212B2 (en) * 2017-02-23 2019-11-19 Synopsys, Inc. Automated resistance and capacitance extraction and netlist generation of logic cells
US10796059B2 (en) * 2018-03-22 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout generation method and system
US10846456B2 (en) * 2018-05-02 2020-11-24 Taiwan Semiconductor Manufacturing Company Ltd. Integrated circuit modeling methods and systems

Also Published As

Publication number Publication date
US20190340328A1 (en) 2019-11-07
US11907636B2 (en) 2024-02-20
US10846456B2 (en) 2020-11-24
CN110442893B (zh) 2022-10-18
US20220343054A1 (en) 2022-10-27
US20210073454A1 (en) 2021-03-11
CN110442893A (zh) 2019-11-12
TWI732208B (zh) 2021-07-01
US11392749B2 (en) 2022-07-19
US20240160828A1 (en) 2024-05-16

Similar Documents

Publication Publication Date Title
TWI732208B (zh) 產生積體電路佈局方法及系統
US20240088127A1 (en) Stack-gate circuit
US10489548B2 (en) Integrated circuit and method for manufacturing the same
TWI779178B (zh) 產生積體電路布局的方法及系統
US20220157835A1 (en) Layout structure including anti-fuse cell
US11699009B2 (en) Integrated circuit design method and system
US11030372B2 (en) Method for generating layout diagram including cell having pin patterns and semiconductor device based on same
US11887978B2 (en) Power switch for backside power distribution
US20200104461A1 (en) Track-based fill (tbf) method for metal patterning
US20240088126A1 (en) Cell structure having different poly extension lengths
US11636248B2 (en) Metal cut region location system
US20230014110A1 (en) Variable tracks and non-default rule routing
TWI781610B (zh) 製造半導體裝置的方法及系統以及用於執行該方法的非暫時性電腦可讀取媒體
US20240296268A1 (en) Methods of selecting devices in circuit design
US11309311B2 (en) Methods of resistance and capacitance reduction to circuit output nodes
US20230281373A1 (en) Semiconductor metal layer structure over cell region