TW201921686A - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法

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TW201921686A
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Taiwan
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conductivity type
semiconductor device
mos transistor
base region
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柳川洋
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日商瑞薩電子股份有限公司
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Abstract

本發明之課題在於提供可縮小第1MOS電晶體配置區與第2MOS電晶體配置區之間的分離寬度，同時簡化製造工程的半導體裝置及其製造方法。解決手段為：第1MOS電晶體FMTR與第2MOS電晶體SMTR構成雙向開關。第1MOS電晶體FMTR及第2MOS電晶體SMTR的各者具有縱型溝槽構造。第1雜質區AIR1在第1 MOS電晶體配置區FMTA的外側連接到第1MOS電晶體元件FMTE的第1閘極用溝TR1的側壁，並且與第1源區SR1電性連接。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造方法，例如關於具有雙向開關的半導體裝置及其製造方法。
具有雙向開關的半導體裝置例如記載於日本特開2004-274039號公報(專利文獻1)、日本特開2007-201338號公報(專利文獻2)、日本特開2006-147700號公報(專利文獻3)。
在專利文獻1~3，構成雙向開關的縱型之第1MOS(Metal Oxide Semiconductor)電晶體元件與第2MOS電晶體元件在1個晶片內交互配置。 [先前技術文獻] [專利文獻]
[專利文獻1]日本特開2004-274039號 [專利文獻2]日本特開2007-201338號 [專利文獻3]日本特開2006-147700號
[發明所欲解決的課題]
如專利文獻1~3所記載，在第1MOS電晶體元件的配置區與第2MOS電晶體元件的配置區交互配置的構成，要求縮小第1MOS電晶體元件的配置區與第2MOS電晶體元件的配置區之間的分離寬度，同時簡化製造工程。
其他課題與新穎特徵透過本說明書的記述及附加圖式予以闡明。 [用於解決課題的手段]
一實施形態的半導體裝置為具有雙向開關的半導體裝置。該半導體裝置具備：半導體基板；第1電晶體元件；及第2導電型的第1雜質區。半導體基板具有彼此相向的第1面及第2面，並且具有從第1面朝向第2面延伸的第1閘極用溝。第1電晶體元件包含：配置在第2面的第1導電型之第1汲區；配置在第1面的第1導電型之第1源區；及配置在第1閘極用溝的內部之第1閘極電極，並且第1電晶體元件被包含在雙向開關。第1雜質區在第1電晶體元件的配置區之外側連接到第1閘極用溝的側壁，並且與第1源區電性連接。
一實施形態的半導體裝置之製造方法為具有雙向開關的半導體裝置之製造方法，具有以下的工程。
形成有半導體基板，該半導體基板具有彼此相向的第1面及第2面，並且具有從前述第1面朝向前述第2面延伸的第1閘極用溝。形成第1電晶體元件，該第1電晶體元件包含：配置在第2面的第1導電型之第1汲區；配置在第1面的第1導電型之第1源區；及配置在第1閘極用溝的內部之第1閘極電極，並且該第1電晶體元件被包含在雙向開關。形成第2導電型之第1雜質區，該第1雜質區在第1電晶體元件的配置區之外側連接到第1閘極用溝的側壁，並且與第1源區電性連接。 [發明效果]
依照前述一實施形態，則可實現可縮小第1MOS電晶體元件的配置區與第2MOS電晶體元件的配置區之間的分離寬度，同時簡化製造工程的半導體裝置及其製造方法。
首先，說明以下各實施形態的半導體裝置之使用態樣。 (半導體裝置的使用態樣) 如圖1所示，該電路例如為二次電池SBA的保護電路。二次電池SBA例如為鋰離子電池。對於該二次電池SBA，連接半導體裝置SED及控制部PCP。
半導體裝置SED具有雙向開關。該雙向開關具有第1MOS電晶體FMTR與第2MOS電晶體SMTR。第1MOS電晶體FMTR與第2MOS電晶體SMTR彼此電性串聯連接。
具體而言，第1MOS電晶體FMTR的汲極D與第2MOS電晶體SMTR的汲極D彼此電性連接。第1MOS電晶體FMTR的源極S1電性連接到保護電路的負極(-)端子。第2MOS電晶體SMTR的源極S2連接到二次電池SBA的負電極。
二次電池SBA的正(+)電極電性連接到保護電路的正極端子。第1MOS電晶體FMTR的第1閘極G1與第2MOS電晶體SMTR的第2閘極G2的各者電性連接到控制部PCP。
在該保護電路對於二次電池SBA充電的情況，首先對於保護電路的負極端子及正極端子連接外部電源EBA。又，藉由來自控制部PCP的訊號，在半導體裝置SED，第1MOS電晶體FMTR及第2MOS電晶體SMTR的雙方成為導通的狀態。電流從外部電源EBA朝向箭頭Y1的方向流動，而將二次電池SBA充電。
充電結束的話，控制部PCP會檢測到充電已結束，而控制第1MOS電晶體FMTR成為關閉的狀態。藉此，電路會被切斷，來防止對於二次電池SBA過度充電。
然後，使二次電池SBA放電的情況，負載(未圖示)連接到保護電路的負極端子及正極端子。又，藉由來自控制部PCP的訊號，在半導體裝置SED，第1MOS電晶體FMTR及第2MOS電晶體SMTR的雙方成為導通的狀態。電流從二次電池SBA沿著箭頭Y2的方向朝向負載流動，使蓄積在二次電池SBA的電量減少，而使二次電池SBA放電。
放電結束的話，控制部PCP會檢測到放電已結束，而控制第2MOS電晶體SMTR成為關閉的狀態。藉此，電路會被切斷，來防止來自二次電池SBA的過度放電。
以下，說明具備第1MOS電晶體FMTR與第2MOS電晶體SMTR的半導體裝置SED。
(實施形態1) 如圖2及圖3所示，本實施形態的半導體裝置SED如上述具有第1MOS電晶體FMTR與第2MOS電晶體SMTR。
第1MOS電晶體FMTR具有多個第1MOS電晶體元件FMTE。多個第1MOS電晶體元件FMTE被分散配置在多個第1MOS電晶體配置區FMTA(圖3)。
如圖3所示，第1MOS電晶體配置區FMTA在俯視下為由第1閘極用溝TR1的外周壁所包圍的區域(圖中一點鏈線所包圍的區域)。在1個第1MOS電晶體配置區FMTA，配置多個第1MOS電晶體元件FMTE。在本實施形態，在1個第1MOS電晶體配置區FMTA，例如配置2個第1MOS電晶體元件FMTE。然而，在1個第1MOS電晶體配置區FMTA所配置的第1MOS電晶體元件FMTE之個數可為2個以上的多數或者1個單數。
如圖2及圖3所示，第2MOS電晶體SMTR具有多個第2MOS電晶體元件SMTE。多個第2MOS電晶體元件SMTE被分別配置在多個第2MOS電晶體配置區SMTA(圖3)。
如圖3所示，第2MOS電晶體配置區SMTA為在俯視下由第2閘極用溝TR2的外周壁所包圍的區域(圖中二點鏈線所包圍的區域)。在1個第2MOS電晶體配置區SMTA，配置多個第2MOS電晶體元件SMTE。在本實施形態，在1個第2MOS電晶體配置區SMTA，例如配置2個第2MOS電晶體元件SMTE。然而，在1個第2MOS電晶體配置區SMTA所配置的第2MOS電晶體元件SMTE之個數可為2個以上的多數或者1個的單數。
如圖2及圖3所示，第1MOS電晶體配置區FMTA及第2MOS電晶體配置區SMTA在俯視下交互配置。在1個第1MOS電晶體配置區FMTA內，配置1個第1源極電極S1。該第1源極電極S1如後述夾著插塞導電層PL而電性連接到第1MOS電晶體元件FMTE的第1源區。1個第1源極電極S1與多個第1MOS電晶體元件FMTE電性連接。
在1個第2MOS電晶體配置區SMTA內，配置1個第2源極電極S2。該第2源極電極S2如後述夾著插塞導電層PL而電性連接到第2MOS電晶體元件SMTE的第2源區。1個第2源極電極S2與多個第2MOS電晶體元件SMTE電性連接。
在1個第1MOS電晶體配置區FMTA內的第1閘極用溝TR1之內部，如後述配置第1閘極電極G1。多個第1閘極電極G1的各者夾著插塞導電層PL而電性連接到第1閘極配線層GIN1。該第1閘極配線層GIN1電性連接到第1閘極焊墊GP1。
藉此，多個第1MOS電晶體配置區FMTA的各者之第1閘極電極G1夾著插塞導電層PL及第1閘極配線層GIN1而電性連接到第1閘極焊墊GP1。
在1個第2MOS電晶體配置區SMTA內的第2閘極用溝TR2之內部，如後述配置第2閘極電極G2。多個第2閘極電極G2的各者夾著插塞導電層PL而電性連接到第2閘極配線層GIN2。該第2閘極配線層GIN2電性連接到第2閘極焊墊GP2。
藉此，多個第2MOS電晶體配置區SMTA的各者之第2閘極電極G2夾著插塞導電層PL及第2閘極配線層GIN2而電性連接到第2閘極焊墊GP2。
如圖4所示，半導體基板SUB具有彼此相向的第1面FS與第2面SS。在該半導體基板SUB，形成有多個第1MOS電晶體元件FMTE及多個第2MOS電晶體元件SMTE。
多個第1MOS電晶體元件FMTE的各者及多個第2MOS電晶體元件SMTE的各者具有縱型溝槽閘極構造。
半導體基板SUB在第1MOS電晶體配置區FMTA內的第1面FS具有第1閘極用溝TR1。又，半導體基板SUB在第2MOS電晶體配置區SMTA內的第1面FS具有第2閘極用溝TR2。
在第1MOS電晶體配置區FMTA內的半導體基板SUB，配置第1汲區DR、第1磊晶區ER、第1基區BR1及第1源區SR1。
第1汲區DR具有n型的導電型，並且配置在半導體基板SUB的第2面SS。第1磊晶區ER具有n型的導電型，並且比起第1汲區DR具有更低的n型雜質濃度。第1磊晶區ER位在第1汲區DR的第1面FS側，並且連接到第1汲區DR。
第1源區SR1具有n型的導電型，並且配置在半導體基板SUB的第1面FS。第1基區BR1具有p型的導電型，並且配置在第1源區SR1與第1磊晶區ER之間。第1基區BR1係與第1源區SR1及第1磊晶區ER的各者構成pn接面。
第1閘極用溝TR1從第1面FS延伸到第1汲區DR。藉此，導通電流沿著第1閘極用溝TR1的側壁及底壁流動。在第1閘極用溝TR1的內部，配置第1閘極電極G1。 第1閘極電極G1例如由雜質被導入的多結晶矽所構成。在第1閘極用溝TR1的壁面與第1閘極電極G1之間，配置第1閘極絕緣層GI1。
第1閘極絕緣層GI1具有第1薄膜部FGI1及第1厚膜部SGI1。第1薄膜部FGI1的第1閘極絕緣層GI1之厚度比起第1厚膜部SGI1的第1閘極絕緣層GI1之厚度更薄。
第1薄膜部FGI1比起第1厚膜部SGI1更靠近第1面FS側。第1薄膜部FGI1從第1面FS延伸到第1深度位置。第1厚膜部SGI1從第1深度位置延伸到比起該第1深度位置更靠近第2面SS側的第2深度位置。第2深度位置為第1閘極用溝TR1的底部之深度位置。
第1閘極電極G1具有第1寬幅部FG1及第1窄幅部SG1。第1寬幅部FG1的第1閘極電極G1之寬度比起第1窄幅部SG1的第1閘極電極G1之寬度更大。
第1寬幅部FG1比起第1窄幅部SG1更靠近第1面FS側。第1寬幅部FG1從第1面FS延伸到上述第1深度位置。第1窄幅部SG1從第1深度位置延伸到比起該第1深度位置更靠近第2面SS側的位置。
第1閘極用溝TR1具有第1淺溝部FTR1及第1深溝部STR1。第1淺溝部FTR1為連接到第1薄膜部FGI1的部分，第1深溝部STR1為連接到第1厚膜部SGI1的部分。第1淺溝部FTR1比起第1深溝部STR1更靠近第1面FS側。
在第1MOS電晶體配置區FMTA的外側，以連接到第1閘極用溝TR1的側壁之方式配置第1雜質區AIR1。第1雜質區AIR1為p型的導電型，配置在第1面FS。第1雜質區AIR1係與第1磊晶區ER構成pn接面。第1雜質區AIR1的下部(第2面SS側端部)比起上述第1深度位置更靠近第1面FS側。第1雜質區AIR1的下部(第2面SS側端部)位在與上述第1深度位置為相同深度的位置。第1雜質區AIR1如圖3所示在俯視下包圍第1閘極用溝TR1的周圍。
如圖4所示，在第2MOS電晶體配置區SMTA內的半導體基板SUB，配置第2汲區DR、第2磊晶區ER、第2基區BR2及第2源區SR2。
第2汲區DR具有n型的導電型，並且形成在半導體基板SUB的第2面SS。該第2汲區DR係與第1汲區DR電性連接。第2汲區DR由第1汲區DR與共通的雜質區所構成。
第2磊晶區ER具有n型的導電型，並且比起第1汲區DR具有更低的n型雜質濃度。第1磊晶區ER位在第1汲區DR的第1面FS側，並且連接到第1汲區DR。
第2磊晶區ER係與第1磊晶區ER電性連接。第2磊晶區ER由第1磊晶區ER與共通的雜質區所構成。
第2源區SR2具有n型的導電型，並且形成在半導體基板SUB的第1面FS。第2基區BR2具有p型的導電型，並且配置在第2源區SR2與第2磊晶區ER之間。第2基區BR2係與第2源區SR2及第2磊晶區ER的各者構成pn接面。
第2閘極用溝TR2從第1面FS延伸到第2汲區DR。藉此，導通電流沿著第2閘極用溝TR2的側壁及底壁流動。在第2閘極用溝TR2的內部，配置第2閘極電極G2。 第2閘極電極G2例如由雜質被導入的多結晶矽所構成。在第2閘極用溝TR2的壁面與第2閘極電極G2之間，配置第2閘極絕緣層GI2。
第2閘極絕緣層GI2具有第2薄膜部FGI2及第2厚膜部SGI2。第2薄膜部FGI2的第2閘極絕緣層GI2之厚度比起第2厚膜部SGI2的第2閘極絕緣層GI2之厚度更薄。
第2薄膜部FGI2比起第2厚膜部SGI2更靠近第1面FS側。第2薄膜部FGI2從第1面FS延伸到第1深度位置。第2厚膜部SGI2從第1深度位置延伸到比起該第1深度位置更靠近第2面SS側的第2深度位置。第2深度位置為第2閘極用溝TR2的底部之深度位置。
第2閘極電極G2具有第2寬幅部FG2及第2窄幅部SG2。第2寬幅部FG2的第2閘極電極G2之寬度比起第2窄幅部SG2的第2閘極電極G2之寬度更大。
第2寬幅部FG2比起第2窄幅部SG2更靠近第1面FS側。第2寬幅部FG2從第1面FS延伸到上述第1深度位置。第2窄幅部SG2從第1深度位置延伸到比起該第1深度位置更靠近第2面SS側的位置。
第2閘極用溝TR2具有第2淺溝部FTR2及第2深溝部STR2。第2淺溝部FTR2為連接到第2薄膜部FGI2的部分，第2深溝部STR2為連接到第2厚膜部SGI2的部分。第2淺溝部FTR2比起第2深溝部STR2更靠近第1面FS側。
第1薄膜部FGI1延伸的第1深度位置及第2薄膜部FGI2延伸的第1深度位置大致相同。第1厚膜部SGI1延伸的第2深度位置及第2厚膜部SGI2延伸的第2深度位置大致相同。又，第1窄幅部SG1的第2面SS側之端部的深度位置及第2窄幅部SG2的第2面SS側之端部的深度位置大致相同。
在第2MOS電晶體配置區SMTA的外側，以連接到第2閘極用溝TR2的側壁之方式配置第2雜質區AIR2。第2雜質區AIR2為p型的導電型，配置在第1面FS。第2雜質區AIR2係與第2磊晶區ER構成pn接面。第2雜質區AIR2的下部(第2面SS側端部)比起上述第1深度位置更靠近第1面FS側。第2雜質區AIR2的下部(第2面SS側端部)可位在與上述第1深度位置為相同深度的位置。第2雜質區AIR2如圖3所示在俯視下包圍第1閘極用溝TR1的周圍。
第1雜質區AIR1與第2雜質區AIR2彼此分離。特別是在第1MOS電晶體配置區FMTA與第2MOS電晶體配置區SMTA之間的分離區SPR，第1雜質區AIR1與第2雜質區AIR2夾著磊晶區ER(第1或第2磊晶區ER)而彼此分離。
在半導體基板SUB的第1面FS之上，配置層間絕緣層II1。在層間絕緣層II1，設置從層間絕緣層II1的上面到達半導體基板SUB的第1面FS之多個連接孔CH。多個連接孔CH的各者從半導體基板SUB的第1面FS以相同深度朝向第2面SS側延伸。在多個連接孔CH的各者之內部，例如埋入由鎢(W)所構成的插塞導電層PL。
第1MOS電晶體配置區FMTA內的連接孔CH從半導體基板SUB的第1面FS貫通第1源區SR1到達第1基區BR1。因此，埋入第1MOS電晶體配置區FMTA內的連接孔CH內之插塞導電層PL連接到第1源區SR1及第1基區BR1。
在從層間絕緣層II1的上面到達第1雜質區AIR1的連接孔CH內也埋入插塞導電層PL。
以位在第1MOS電晶體配置區FMTA的正上方之方式，在層間絕緣層II1的上面配置第1源極電極S1。第1源極電極S1分別連接到埋入第1MOS電晶體配置區FMTA內的連接孔CH之插塞導電層PL以及埋入到達第1雜質區AIR1的連接孔CH內之插塞導電層PL。藉此，第1源極電極S1夾著插塞導電層PL電性連接到第1源區SR1、第1基區BR1及第1雜質區AIR1。第1雜質區AIR1被設為與第1源極電極S1相同電位(第1源極電位)。
第1源極電極S1被配置在多個第1MOS電晶體元件FMTE的正上方，並且與多個第1MOS電晶體元件FMTE電性連接。
第2MOS電晶體配置區SMTA內的連接孔CH從半導體基板SUB的第1面FS貫通第2源區SR2到達第2基區BR2。因此，埋入第2MOS電晶體配置區SMTA內的連接孔CH內之插塞導電層PL連接到第2源區SR2及第2基區BR2。
在從層間絕緣層II1的上面到達第2雜質區AIR2的連接孔CH內也埋入插塞導電層PL。
以位在第2MOS電晶體配置區SMTA的正上方之方式，在層間絕緣層II1的上面配置第2源極電極S2。第2源極電極S2分別連接到埋入第2MOS電晶體配置區SMTA內的連接孔CH之插塞導電層PL以及埋入到達第2雜質區AIR2的連接孔CH內之插塞導電層PL。藉此，第2源極電極S2夾著插塞導電層PL而電性連接到第2源區SR2、第2基區BR2及第2雜質區AIR2。第2雜質區AIR2被設為與第2源極電極S2相同電位(第2源極電位)。
第2源極電極S2被配置在多個第2MOS電晶體元件SMTE的正上方，並且與多個第2MOS電晶體元件SMTE電性連接。
以分別覆蓋第1源極電極S1及第2源極電極S2的方式，在層間絕緣層II1之上形成有層間絕緣層II2。又，在半導體基板SUB的第2面SS，未形成有背面電極(汲極電極)。
然後，針對本實施形態的半導體裝置之製造方法使用圖4~圖14予以說明。 如圖5所示，在汲區DR之上，藉由磊晶成長而形成有n- 磊晶區ER。藉此，形成有汲區DR位在第2面SS，並且n- 磊晶區ER位在第1面FS的半導體基板SUB。上述汲區DR為成為上述的第1汲區及第2汲區的區域。又，磊晶區ER為成為上述的第1磊晶區及第2磊晶區的區域。
之後，藉由一般的照相製版技術及蝕刻技術，而在第1MOS電晶體配置區FMTA的第1面FS形成有第1淺溝部FTR1，並且在第2MOS電晶體配置區SMTA的第1面FS形成有第2淺溝部FTR2。
如圖6所示，以覆蓋半導體基板SUB的第1面FS、第1淺溝部FTR1及第2淺溝部FTR2的壁面之方式形成有光罩層ML1。該光罩層ML1例如由氮化矽膜形成。之後，光罩層ML1被選擇性除去。藉此，第1淺溝部FTR1之底面的一部分及第2淺溝部FTR2之底面的一部分分別從光罩層ML1露出。
之後，從光罩層ML1露出的第1淺溝部FTR1之底面的一部分及第2淺溝部FTR2之底面的一部分分別藉由蝕刻除去。
如圖7所示，藉由上述的蝕刻，而在第1淺溝部FTR1的下側形成有第1深溝部STR1。又，在第2淺溝部FTR2的下側形成有第2深溝部STR2。第1深溝部STR1形成為具有比起第1淺溝部FTR1的寬度更小的寬度。又，第2深溝部STR2形成為具有比起第2淺溝部FTR2的寬度更小的寬度。藉由第1淺溝部FTR1與第1深溝部STR1而構成第1閘極用溝TR1，藉由第2淺溝部FTR2與第2深溝部STR2而構成第2閘極用溝TR2。
如圖8所示，在形成有光罩層ML1的狀態，半導體基板SUB在氧化性氣體環境中被氧化。藉由該氧化，從光罩層ML1露出的第1深溝部STR1之壁面及第2深溝部STR2之壁面被氧化。藉此，在第1深溝部STR1的壁面形成有由氧化矽膜所構成的絕緣層SGI1，並且在第2深溝部STR2的壁面形成有由氧化矽膜所構成的絕緣層SGI2。之後，光罩層ML1被選擇性蝕刻除去。
如圖9所示，藉由上述光罩層ML1的蝕刻除去，而使半導體基板SUB的第1面FS、第1淺溝部FTR1的壁面及第2淺溝部FTR2的壁面分別露出。
如圖10所示，第1淺溝部FTR1的壁面及第2淺溝部FTR2的壁面分別被氧化。藉此，在第1淺溝部FTR1的壁面形成有由氧化矽膜所構成的絕緣層FGI1，並且在第2淺溝部FTR2的壁面形成有由氧化矽膜所構成的絕緣層FGI2。
絕緣層FGI1形成為膜厚比起絕緣層SGI1更薄。藉由絕緣層FGI1與絕緣層FGI1而構成第1閘極絕緣層GI1。又，絕緣層FGI2形成為膜厚比起絕緣層SGI2更薄。藉由絕緣層FGI2與絕緣層FGI2而構成第2閘極絕緣層GI2。
如圖11所示，在第1閘極用溝TR1的內部形成有第1閘極電極G1。第1閘極電極G1形成為埋入第1淺溝部FTR1的部分FG1之寬度比起埋入第1深溝部STR1的部分SG1之寬度更大。
又，在第2閘極用溝TR2的內部形成有第2閘極電極G2。第2閘極電極G2形成為埋入第2淺溝部FTR2的部分FG2之寬度比起埋入第2深溝部STR2的部分SG2之寬度更大。
如圖12所示，例如藉由離子注入等，而對於半導體基板SUB的第1面FS注入p型的雜質。藉此，在半導體基板SUB的第1面FS，形成有第1基區BR1、第2基區BR2、第1雜質區AIR1及第2雜質區AIR2。第1基區BR1、第2基區BR2、第1雜質區AIR1及第2雜質區AIR2藉由相同的離子注入工程而形成。
第1基區BR1形成在第1MOS電晶體配置區FMTA的第1閘極用溝TR1之間的第1面FS。第1雜質區AIR1在第1MOS電晶體配置區FMTA的外側以連接到第1閘極用溝TR1的側壁之方式形成於第1面FS。
第2基區BR2形成在第2MOS電晶體配置區SMTA的第2閘極用溝TR2之間的第1面FS。第2雜質區AIR2在第2MOS電晶體配置區SMTA的外側以連接到第2閘極用溝TR2的側壁之方式形成於第1面FS。
如圖13所示，例如藉由離子注入等而對於半導體基板SUB的第1面FS注入n型的雜質。藉此，在半導體基板SUB的第1面FS形成有第1源區SR1及第2源區SR2。
第1源區SR1形成在第1MOS電晶體配置區FMTA的第1閘極用溝TR1之間的第1面FS，並且與第1基區BR1構成pn接面。第2源區SR2形成在第2MOS電晶體配置區SMTA的第2閘極用溝TR2之間的第1面FS，並且與第2基區BR2構成pn接面。
藉此，形成有具有第1汲區DR、第1源區SR1及第1閘極電極G1的第1MOS電晶體元件FMTE。又，形成有具有第2汲區DR、第2源區SR2及第2閘極電極G2的第2MOS電晶體元件SMTE。
如圖14所示，在半導體基板SUB的第1面FS之上形成有層間絕緣層II1。之後， 使用一般的照相製版技術及蝕刻技術而在層間絕緣層II1形成有多個連接孔CH。
第1MOS電晶體配置區FMTA的連接孔CH形成為貫通第1源區SR1而到達第1基區BR1。又，第2MOS電晶體配置區SMTA的連接孔CH形成為貫通第2源區SR2而到達第2基區BR2。
又，形成有到達第1雜質區AIR1的連接孔CH以及到達第2雜質區AIR2的連接孔CH。
如圖4所示，在層間絕緣層II1的上面形成有第1源極電極S1及第2源極電極S2。第1源極電極S1形成為分別與第1源區SR1、第1基區BR1及第1雜質區AIR1電性連接。第2源極電極S2形成為分別與第2源區SR2、第2基區BR2及第2雜質區AIR2電性連接。
之後，以覆蓋第1源極電極S1及第2源極電極S2的方式在層間絕緣層II1上形成有層間絕緣層II2。藉此，製造本實施形態的半導體裝置。
然後，針對本實施形態的作用效果，比較圖15所示的比較例1、圖17所示的比較例2及圖18所示的比較例3而予以說明。
首先，在圖15所示的比較例1，在半導體基板SUB的背面形成有背面電極(汲極電極)DE。尚且，在圖15，為了方便說明，而省略電晶體的圖式。
在該比較例1，導通電流沿著圖中的箭頭，從半導體基板SUB的表面側之第2源極電極S2朝向背面電極DE沿著縱方向流動，之後，沿著橫方向流過背面電極DE內，之後，從背面電極DE朝向第1源極電極S1沿著縱方向流動。該比較例1的情況，具有導通電流的電流路徑較長，不易使導通電阻降低的缺點。
導通電流沿著縱方向流動時的通道區之電阻、磊晶區之電阻及基板區之電阻、流過背面電極DE內時的金屬電阻為主要的導通電阻之成分。為了降低電阻成分，較佳為盡量減少半導體基板SUB的厚度。然而，具有半導體基板SUB的破裂及翹曲容易發生的缺點。又，為了以例如厚金屬等形成低電阻的背面電極DE，而也需要複雜的工程，這樣的構成在成本方面較為不利。
為了避免前述的缺點，在專利文獻3(日本特開2006-147700號公報)所揭露的構造，1個第1MOS電晶體元件與1個第2MOS電晶體元件在1個晶片內相鄰交互配置。該構造的情況，第1MOS電晶體元件與第2MOS電晶體元件之間的導通電流並非沿著背面電極內，而是沿著溝槽底部流動。此時，具有不必形成低電阻的背面電極之優點。然而，由於溝槽底部為磊晶層，因而具有對於橫方向路徑的導通電阻施加高電阻的磊晶區之電阻的缺點。
若為將1個1MOS電晶體元件與1個第2MOS電晶體元件交互配置的構造，導通電阻的上升被抑制在最小限度。然而，必須以電晶體的平面尺寸形成源極電極，使得製造不易而不實際。又，隨著用於高密度化的元件收縮進行，源極電極的形成益發困難。
作為回避對策，本發明者探討將多個第1MOS電晶體元件電性連接到1個第1源極電極，將1個第2源極電極電性連接到多個第2MOS電晶體元件，並且交互配置第1源極電極及第2源極電極的構造。
本發明者在不形成背面電極的情況下模擬導通電阻如何隨著MOS電晶體的分割數而變化。其結果如圖16所示。
如圖16所示，MOS電晶體的分割數增加的話，基板區的電阻會降低。分割數過度增加的話，基板區的電阻會降低，但是通道區的電阻及磊晶區之電阻會增加。原因在於若已設定的第1MOS電晶體元件與第2MOS電晶體元件之間的分離寬度變大，則分割數增加的話，MOS電晶體區會減少。
為了使分割數增加，必須使第1MOS電晶體元件與第2MOS電晶體元件之間的分離寬度縮小。
在如圖17所示的比較例2之構成，於分離區SPR的第1面FS配置浮動電位的雜質區AIR。在該比較例2的構造，於第1MOS電晶體為關閉的狀態，對於第1MOS電晶體配置區FMTA最外周的薄質第1薄膜部FGI1(區域R1)，汲極-源極間的高電壓會被施加。因此，無法使第1薄膜部FGI1的厚度變薄，而難以縮小分離區SPR的寬度。
在如圖18所示的比較例3之構成，於分離區SPR的第1面FS形成有溝TR3，於該溝TR3內埋入絕緣層BI與導電層BE。藉由增加該絕緣層BI的厚度，同時將導電層BE設為源極電位，可使施加到薄質第1薄膜部FGI1(區域R2)的電場緩和。然而，由於必須形成溝TR3、絕緣層BI及導電層BE，導致工程數的增加及分離寬度之擴大成為待處理的課題。
對此，在本實施形態，如圖4所示，於分離區SPR的第1面FS，電性連接到第1源極電極S1的第1雜質區AIR1連接到第1閘極用溝TR1的第1淺溝部FTR1之壁面。也就是說，源極電位的第1雜質區AIR1連接到薄質第1薄膜部FGI1。
藉此，在第1MOS電晶體元件FMTE為關閉的狀態所施加的汲極-源極間之高電壓會被施加到成為汲極電位的磊晶區ER及成為源極電位的第1雜質區AIR1之間的接面部。因此，在該接面部產生的空乏層會承受電場。藉此，第1閘極絕緣層GI1僅會被施加閘極-源極間電位，而可使第1閘極絕緣層GI1的薄質第1薄膜部FGI1變薄。因此，可降低導通電阻。
又，由於可使第1閘極絕緣層GI1的薄質第1薄膜部FGI1變薄，而可縮小第1MOS電晶體配置區FMTA與第2MOS電晶體配置區SMTA之間的分離寬度。該分離寬度愈小，從圖16所示的模擬之結果，愈可增加分割數而使導通電阻降低。也就是說，分割數愈多，從第1MOS電晶體配置區FMTA到達第2MOS電晶體配置區SMTA的電流移動距離變短，而可使導通電阻降低。
又，如上述，不必為了降低導通電阻，而在由金屬所構成的背面電極(汲極電極)形成第2面SS。
又，如圖12所示，可將第1雜質區AIR1以與第1基區BR1相同的工程形成。藉此，如圖18所示的比較例3，不必增加工程數，即可以簡易的製造工程來製造本實施形態的半導體裝置。
又，若第2MOS電晶體SMTR也採用與第1MOS電晶體FMTR相同的方式形成，則可將第1MOS電晶體配置區FMTA與第2MOS電晶體配置區SMTA之間的分離寬度進一步大幅縮小。
又，第1雜質區AIR1與第2雜質區AIR2彼此分離。因此，可將第1雜質區AIR1設為與第1源區SR1為相同電位，並且可將第2雜質區AIR2設為與第2源區SR2為相同電位。也就是說，可將第1雜質區AIR1與第2雜質區AIR2以不同電位控制。
又，第1雜質區AIR1在從第1面FS至與第1基區BR1相同的深度處形成，並且具有與第1基區BR1相同的雜質濃度。因此，可將第1雜質區AIR1與第1基區BR1以相同的工程形成，如上述，能夠以簡易的製造工程製造本實施形態的半導體裝置。
又，第2雜質區AIR2從第1面FS至與第2基區BR2相同的深度處形成，並且具有與第2基區BR2相同的雜質濃度。因此，可將第2雜質區AIR2與第2基區BR2以相同的工程形成，如上述，能夠以簡易的製造工程製造本實施形態的半導體裝置。
(實施形態2) 如圖19所示，本實施形態的半導體裝置之構成相較於圖4所示的實施形態1之構成，在第1雜質區AIR1及第2雜質區AIR2的構成、以及插塞導電層PL的構成方面不同。
第1雜質區AIR1在從第1面FS至比起第1基區BR1更深處形成，並且具有比起第1基區BR1更低的p型雜質濃度。第1雜質區AIR1也可在從第1面FS至比起上述第1深度位置更深處形成，又，也可在從第1面FS至與上述第1深度位置相同的深度位置形成。
第2雜質區AIR1在從第1面FS至比起第2基區BR2更深處形成，並且具有比起第2基區BR2更低的p型雜質濃度。第2雜質區AIR2也可在從第1面FS至比起上述第1深度位置更深處形成，又，也可在從第1面FS至與上述第1深度位置相同的深度位置形成。
又，第1雜質區AIR1與第2雜質區AIR2彼此形成到相同的深度位置。
連結第1源極電極S1與第1源區SR1的插塞導電層PL(第1導電層)比起連結第1源極電極S1與第1雜質區AIR1的插塞導電層PL(第2導電層)，延伸到在半導體基板SUB之內部、距離第1面FS更深。
連結第2源極電極S2與第2源區SR2的插塞導電層PL比起連結第2源極電極S2與第2雜質區AIR2的插塞導電層PL，延伸到在半導體基板SUB之內部、距離第1面FS更深。
尚且，上述以外的本實施形態之構成與實施形態1的構成大致相同，因此對於與實施形態1的要素為相同的要素，在本實施形態也附加相同的符號，而不重複該說明。
然後，針對本實施形態的半導體裝置之製造方法採用圖19~圖24予以說明。
實施形態的半導體裝置之製造方法首先經由與圖5~圖11所示的實施形態1相同的工程。之後，如圖20所示，例如藉由離子注入等而對於半導體基板SUB的第1面FS注入p型的雜質。藉此，在半導體基板SUB的第1面FS，形成有第1雜質區AIR1及第2雜質區AIR2。第1雜質區AIR1及第2雜質區AIR2形成為藉由相同的離子注入工程而彼此分離。
第1雜質區AIR1在第1MOS電晶體配置區FMTA之外，以連接第1閘極用溝TR1之側壁的方式形成在第1面FS。第2雜質區AIR2在第2MOS電晶體配置區SMTA之外，以連接第2閘極用溝TR2之側壁的方式形成在第1面FS。
如圖21所示，例如藉由離子注入等而對於半導體基板SUB的第1面FS注入p型的雜質。藉此，在半導體基板SUB的第1面FS，形成有第1基區BR1及第2基區BR2。第1基區BR1及第2基區BR2藉由相同的離子注入工程而形成。
第1基區BR1形成在第1MOS電晶體配置區FMTA的第1閘極用溝TR1之間的第1面FS。第1基區BR1形成為比起第1雜質區AIR1更淺並且具有更低的p型雜質濃度。
第2基區BR2形成在第2MOS電晶體配置區SMTA的第2閘極用溝TR2之間的第1面FS。第2基區BR2形成為比起第2雜質區AIR2更淺並且具有更低的p型雜質濃度。
如圖22所示，例如藉由離子注入等而對於半導體基板SUB的第1面FS注入n型的雜質。藉此，在半導體基板SUB的第1面FS，形成有第1源區SR1及第2源區SR2。
第1源區SR1形成在第1MOS電晶體配置區FMTA的第1閘極用溝TR1之間的第1面FS，並且與第1基區BR1構成pn接面。第2源區SR2形成在第2MOS電晶體配置區SMTA的第2閘極用溝TR2之間的第1面FS，並且與第2基區BR2構成pn接面。
藉此，形成有具有第1汲區DR、第1源區SR1、第1閘極電極G1的第1MOS電晶體元件FMTE。又，形成有具有第2汲區DR、第2源區SR2及第2閘極電極G2的第2MOS電晶體元件SMTE。
如圖23所示，在半導體基板SUB的第1面FS之上形成有層間絕緣層II1。之後， 使用一般的照片製版技術及蝕刻技術而在層間絕緣層II1形成有多個連接孔CH。 作為該連接孔CH，形成有到達第1雜質區AIR1的連接孔CH及到達第2雜質區AIR 2的連接孔CH。對於這些各連接孔CH埋入插塞導電層PL。
如圖24所示，使用一般的照片製版技術及蝕刻技術而在層間絕緣層II1形成有多個連接孔CH。作為該連接孔CH，形成有貫通第1源區SR1而到達第1基區BR1的連接孔CH、以及貫通第2源區SR2而到達第2基區BR2的連接孔CH。對於這些各連接孔CH埋入插塞導電層PL。
到達上述的第1源區SR1之連接孔CH形成為比起到達第1雜質區AIR1的連接孔CH從第1面FS朝向更深處的半導體基板SUB之內部延伸。到達第2源區SR2的連接孔CH形成為比起到達第2雜質區AIR2的連接孔CH從第1面FS朝向更深處的半導體基板SUB之內部延伸。
如圖19所示，在層間絕緣層II1的上面形成有第1源極電極S1及第2源極電極S2。第1源極電極S1形成為分別與第1源區SR1、第1基區BR1及第1雜質區AIR1電性連接。第2源極電極S2形成為分別與第2源區SR2、第2基區BR2及第2雜質區AIR2電性連接。
之後，以覆蓋第1源極電極S1及第2源極電極S2的方式在層間絕緣層II1上形成於層間絕緣層II2。藉此，製造本實施形態的半導體裝置。
然後，說明本實施形態的作用效果。 在本實施形態，如圖19所示，於第1MOS電晶體配置區FMTA的外部之第1面FS，電性連接到第1源極電極S1的第1雜質區AIR1連接到第1閘極用溝TR1的第1淺溝部FTR1之壁面。也就是說，源極電位的第1雜質區AIR1連接到薄質第1薄膜部FGI1。藉此，可得到與實施形態1相同的效果。
又，第1雜質區AIR1在比起第1基區BR1更深處形成，並且形成為具有更低的p型雜質濃度。藉此，由於空乏層易於從第1雜質區AIR1與磊晶區ER之間的接面部朝向第1雜質區AIR1內延伸，而可提升耐壓程度。
又，到達第1雜質區AIR1的連接孔CH形成為連接到第1面FS，並未從第1面FS朝向半導體基板SUB的內部之深處延伸。因此，即使在空乏層朝向第1雜質區AIR1內延伸的情況，也會抑制該空乏層連接到連接孔CH內的插塞導電層PL之情況。藉此也可提升耐壓性。
又，由於第2雜質區AIR2具有與第1雜質區AIR1相同的構成，因此即使藉由第2雜質區AIR2，也可得到與第1雜質區AIR1相同的效果。
(實施形態3) 如圖25所示，本實施形態的半導體裝置相較於實施形態1的構成，在第1閘極用溝TR1及第2閘極用溝TR2的構成、以及設置p- 柱區SJ1、SJ2、SJ3、SJ4、SJ5之方面相異。
在本實施形態，第1閘極用溝TR1未到達汲區DR。第1閘極用溝TR1的底部位在磊晶區ER內。配置在第1閘極用溝TR1內的第1閘極絕緣層GI1具有單一的厚度。第1閘極電極G1具有單一的寬度。
第2閘極用溝TR2未到達汲區DR。第2閘極用溝TR2的底部位在磊晶區ER內。 配置在第2閘極用溝TR2內的第2閘極絕緣層GI2具有單一的厚度。第2閘極電極G2具有單一的寬度。
p- 柱區SJ1、SJ2、SJ3、SJ4、SJ5的各者具有比起第1基區BR1、第2基區BR2、第1雜質區AIR1及第2雜質區AIR2的各者之p型雜質濃度更低的p型雜質濃度。
p- 柱區SJ1(第1柱區)連接到第1基區BR1，並且從第1基區BR1朝向第2面SS延伸。p- 柱區SJ2(第2柱區)連接到第2基區BR2，並且從第2基區BR2朝向第2面SS延伸。
p- 柱區SJ3連接到第1雜質區AIR1，並且從第1雜質區AIR1朝向第2面SS延伸。 p- 柱區SJ4連接到第2雜質區AIR2，並且從第2雜質區AIR2朝向第2面SS延伸。
p- 柱區SJ5配置在位在第1MOS電晶體配置區FMTA及第2MOS電晶體配置區SMTA之間的分離區SPR之磊晶區ER之中。p- 柱區SJ5的周圍由磊晶區ER所包圍。 p- 柱區SJ5具有浮動電位。
尚且，由於上述以外的本實施形態之構成與實施形態1的構成大致相同，因此針對與實施形態1的要素相同的要素在本實施形態中也附加相同的符號，而不重複該說明。
然後，說明本實施形態的作用效果。 在本實施形態，如圖25所示，於第1MOS電晶體配置區FMTA的外部之第1面FS，電性連接到第1源極電極S1的第1雜質區AIR1連接到第1閘極用溝TR1的第1淺溝部FTR1之壁面。也就是說，源極電位的第1雜質區AIR1連接到薄質第1薄膜部FGI1。藉此，可得到與實施形態1相同的效果。
又，由於第2雜質區AIR2具有與第1雜質區AIR1相同的構成，因此即使藉由第2雜質區AIR2也可得到與第1雜質區AIR1相同的效果。
又，柱區SJ1~SJ5的各者在n- 磊晶區ER內朝向縱方向(從第1面FS朝向第2面SS延伸的方向)延伸。因此，藉由柱區SJ1~SJ5與n- 磊晶區ER可構成超接面構造，而可降低導通電阻並且提升耐壓。
(實施形態4) 如圖26所示，本實施形態的構成相較於實施形態3的構成，在分離區SPR配置複數個(2個以上)的p- 柱區SJ5之方面相異。
尚且，由於上述以外的本實施形態之構成與實施形態3的構成大致相同，因此針對與實施形態1的要素相同的要素在本實施形態中也附加相同的符號，而不重複該說明。
藉此，相較於實施形態3可進一步提升耐壓性。 (實施形態5) 如圖27及圖28所示，本實施形態的構成相較於實施形態3的構成，在未設置柱區SJ2、SJ4的方面相異。
在本實施形態，第2基區BR2的下面全體及第2雜質區AIR2的下面全體之各者係與磊晶區ER構成pn接面。
尚且，由於上述以外的本實施形態之構成係與實施形態3的構成大致相同，因此針對與實施形態1的要素相同的要素在本實施形態中也附加相同的符號，而不重複該說明。
然後，針對本實施形態的半導體裝置之製造方法使用圖27~圖35予以說明。
如圖28所示，在汲區DR之上，藉由磊晶成長形成有n- 磊晶區ER。藉此，形成有在第2面SS具有汲區DR，並且在第1面FS具有n- 磊晶區ER的半導體基板SUB。上述汲區DR為成為第1汲區及第2汲區的區域。又，磊晶區ER為成為第1磊晶區及第2磊晶區的區域。
之後，藉由一般的寫真製版技術及蝕刻技術，在第1MOS電晶體配置區FMTA的第1面FS形成有第1閘極用溝TR1，在第2MOS電晶體配置區SMTA的第1面FS形成有第2閘極用溝TR2。
如圖29所示，在第1閘極用溝TR1的內部形成有第1閘極絕緣層GI1與第1閘極電極G1。又，在第2閘極用溝TR2的內部形成有第2閘極絕緣層GI2與第2閘極電極G2。
第1閘極絕緣層GI1與第2閘極絕緣層GI2以相同的工程形成。又，第1閘極電極G1與第2閘極電極G2以相同的工程形成。
如圖31所示，例如藉由離子注入等而對於半導體基板SUB的第1面FS注入p型的雜質。藉此，在半導體基板SUB的第1面FS，形成有第1基區BR1、第2基區BR2、第1雜質區AIR1及第2雜質區AIR2。第1基區BR1、第2基區BR2、第1雜質區AIR1及第2雜質區AIR2藉由相同的離子注入工程而形成。
第1基區BR1形成在第1MOS電晶體配置區FMTA的第1閘極用溝TR1之間的第1面FS。第1雜質區AIR1在第1MOS電晶體配置區FMTA之外，以連接到第1閘極用溝TR1的側壁之方式形成在第1面FS。
第2基區BR2形成在第2MOS電晶體配置區SMTA的第2閘極用溝TR2之間的第1面FS。第2雜質區AIR2在第2MOS電晶體配置區SMTA之外，以連接到第2閘極用溝TR2的側壁之方式形成在第1面FS。
如圖32所示，例如藉由離子注入等而對於半導體基板SUB注入p型的雜質。藉此，在半導體基板SUB的內部形成有柱區SJ1、SJ3、SJ5的各者。柱區SJ1、SJ3、SJ5的各者藉由相同的離子注入的工程而形成。
該離子注入以覆蓋第2MOS電晶體配置區SMTA及第2雜質區AIR2的各者之全體的方式在已配置光罩的狀態下進行。因此，在第2基區BR2及第2雜質區AIR2的各者之下方未形成柱區。
如圖33所示，例如藉由離子注入等而對於半導體基板SUB的第1面FS注入n型的雜質。藉此，在半導體基板SUB的第1面FS，形成有第1源區SR1及第2源區SR2。
第1源區SR1形成在第1MOS電晶體配置區FMTA的第1閘極用溝TR1之間的第1面FS，並且與第1基區BR1構成pn接面。第2源區SR2形成在第2MOS電晶體配置區SMTA的第2閘極用溝TR2之間的第1面FS，並且與第2基區BR2構成pn接面。
如圖34所示，在半導體基板SUB的第1面FS之上形成有層間絕緣層II1。之後， 使用一般的照片製版技術及蝕刻技術而在層間絕緣層II1形成有多個連接孔CH。
第1MOS電晶體配置區FMTA的連接孔CH形成為貫通第1源區SR1而到達第1基區BR1。又，第2MOS電晶體配置區SMTA的連接孔CH形成為貫通第2源區SR2而到達第2基區BR2。
又，形成有到達第1雜質區AIR1的連接孔CH及到達第2雜質區AIR2的連接孔CH。
如圖35所示，在多個連接孔CH的內部形成有插塞導電層PL。之後，在層間絕緣層II1的上面形成有第1源極電極S1及第2源極電極S2。
第1源極電極S1形成為與第1源區SR1、第1基區BR1及第1雜質區AIR1的各者電性連接。第2源極電極S2形成為與第2源區SR2、第2基區BR2及第2雜質區AIR2的各者電性連接。
如圖27所示，之後，以覆蓋第1源極電極S1及第2源極電極S2的方式在層間絕緣層II1上形成有層間絕緣層II2。藉此，製造本實施形態的半導體裝置。
依照本實施形態，由於除去柱區SJ2、SJ4，故相較於實施形態3，第2MOS電晶體配置區SMTA的耐壓會降低，但可降低導通電阻。
尚且，上述實施形態的半導體裝置SED並不限定於半導體晶片，可為晶圓狀態，也可為以密封樹脂密封的封包狀態。
又，第1MOS電晶體FMTR及第2MOS電晶體SMTR的各者可為MIS(Metal Insulator Semiconductor)電晶體。
又，第1MOS電晶體FMTR及第2MOS電晶體SMTR的各者係針對n通道型予以說明，但可為p通道型，此時，第1雜質區AIR1及第2雜質區AIR2的各者為n型的導電型。
以上，針對由本發明者所完成的發明基於實施形態予以具體說明，但誠然本發明並不限定於前述實施形態，只要在不脫離其要旨的範圍，即可進行各種變更。
AIR1‧‧‧第1雜質區
AIR2‧‧‧第2雜質區
BE‧‧‧導電層
BI‧‧‧絕緣層
BR1‧‧‧第1基區
BR2‧‧‧第2基區
CH‧‧‧連接孔
DR‧‧‧汲區(第1汲區、第2汲區)
EBA‧‧‧外部電源
ER‧‧‧磊晶區(第1磊晶區、第2磊晶區)
FG1‧‧‧第1寬幅部
FG2‧‧‧第2寬幅部
FGI1‧‧‧第1薄膜部
FGI2‧‧‧第2薄膜部
FMTA‧‧‧第1電晶體配置區
FMTE‧‧‧第1電晶體元件
FMTR‧‧‧第1電晶體
FS‧‧‧第1面
FTR1‧‧‧第1淺溝部
FTR2‧‧‧第2淺溝部
G1‧‧‧第1閘極電極
G2‧‧‧第2閘極電極
GI1‧‧‧第1閘極絕緣層
GI2‧‧‧第2閘極絕緣層
GIN1‧‧‧第1閘極配線層
GIN2‧‧‧第2閘極配線層
GP1‧‧‧第1閘極焊墊
GP2‧‧‧第2閘極焊墊
II1、II2‧‧‧層間絕緣層
ML1‧‧‧光罩層
PC‧‧‧控制部
PL‧‧‧插塞導電層
S1‧‧‧第1源極電極
S2‧‧‧第2源極電極
SBA‧‧‧二次電池
SED‧‧‧半導体装置
SG1‧‧‧第1窄幅部
SG2‧‧‧第2窄幅部
SGI1‧‧‧第1厚膜部
SGI2‧‧‧第2厚膜部
SJ1~SJ5‧‧‧柱區
SMTA‧‧‧第2電晶體配置區
SMTE‧‧‧第2電晶體元件
SMTR‧‧‧第2電晶體
SPR‧‧‧分離區
SR1‧‧‧第1源區
SR2‧‧‧第2源區
SS‧‧‧第2面
STR1‧‧‧第1深溝部
STR2‧‧‧第2深溝部
SUB‧‧‧半導体基板
TR1‧‧‧第1閘極用溝
TR2‧‧‧第2閘極用溝
【圖1】為適用於各實施形態的半導體裝置之保護電路的一例之圖。 【圖2】為表示實施形態1的半導體裝置之構成的平面圖。 【圖3】為放大圖2的區域RA而表示的部分放大平面圖。 【圖4】為沿著圖3的IV-IV線之概略剖面圖。 【圖5】為表示實施形態1的半導體裝置之製造方法的第1工程之剖面圖。 【圖6】為表示實施形態1的半導體裝置之製造方法的第2工程之剖面圖。 【圖7】為表示實施形態1的半導體裝置之製造方法的第3工程之剖面圖。 【圖8】為表示實施形態1的半導體裝置之製造方法的第4工程之剖面圖。 【圖9】為表示實施形態1的半導體裝置之製造方法的第5工程之剖面圖。 【圖10】為表示實施形態1的半導體裝置之製造方法的第6工程之剖面圖。 【圖11】為表示實施形態1的半導體裝置之製造方法的第7工程之剖面圖。 【圖12】為表示實施形態1的半導體裝置之製造方法的第8工程之剖面圖。 【圖13】為表示實施形態1的半導體裝置之製造方法的第9工程之剖面圖。 【圖14】為表示實施形態1的半導體裝置之製造方法的第10工程之剖面圖。 【圖15】為用於說明比較例1的導通電流之路徑的剖面圖。 【圖16】為表示改變第1MOS電晶體與第2MOS電晶體的分割數時的電阻値之變化的圖。 【圖17】為表示比較例2的半導體裝置之構成的剖面圖。 【圖18】為表示比較例3的半導體裝置之構成的剖面圖。 【圖19】為表示實施形態2的半導體裝置之構成的剖面圖。 【圖20】為表示實施形態2的半導體裝置之製造方法的第1工程之剖面圖。 【圖21】為表示實施形態2的半導體裝置之製造方法的第2工程之剖面圖。 【圖22】為表示實施形態2的半導體裝置之製造方法的第3工程之剖面圖。 【圖23】為表示實施形態2的半導體裝置之製造方法的第4工程之剖面圖。 【圖24】為表示實施形態2的半導體裝置之製造方法的第5工程之剖面圖。 【圖25】為表示實施形態3的半導體裝置之構成的剖面圖。 【圖26】為表示實施形態4的半導體裝置之構成的剖面圖。 【圖27】為表示實施形態5的半導體裝置之構成的剖面圖，並且為沿著圖28的XXVII-XXVII線之剖面圖。 【圖28】為表示實施形態5的半導體裝置之構成的平面圖。 【圖29】為表示實施形態5的半導體裝置之製造方法的第1工程之剖面圖。 【圖30】為表示實施形態5的半導體裝置之製造方法的第2工程之剖面圖。 【圖31】為表示實施形態5的半導體裝置之製造方法的第3工程之剖面圖。 【圖32】為表示實施形態5的半導體裝置之製造方法的第4工程之剖面圖。 【圖33】為表示實施形態5的半導體裝置之製造方法的第5工程之剖面圖。 【圖34】為表示實施形態5的半導體裝置之製造方法的第6工程之剖面圖。 【圖35】為表示實施形態5的半導體裝置之製造方法的第7工程之剖面圖。

Claims (15)

  1. 一種半導體裝置，其為具有雙向開關的半導體裝置，其具備： 半導體基板，其具有彼此相向的第1面及第2面，並且具有從前述第1面朝向前述第2面延伸的第1閘極用溝； 第1電晶體元件，其包含：配置在前述第2面的第1導電型之第1汲區；配置在前述第1面的第1導電型之第1源區；及配置在前述第1閘極用溝的內部之第1閘極電極，該第1電晶體元件被包含在前述雙向開關；及 第2導電型之第1雜質區，其在前述第1電晶體元件的配置區之外側連接到前述第1閘極用溝的側壁，並且與前述第1源區電性連接。
  2. 如申請專利範圍第1項的半導體裝置，其中前述半導體基板另外具有： 從前述第1面朝向前述第2面延伸的第2閘極用溝， 該半導體裝置另外具備： 第2電晶體元件，其包含：配置在前述第2面的第1導電型之第2汲區；配置在前述第1面的第1導電型之第2源區；及配置在前述第2閘極用溝的內部之第2閘極電極，該第2電晶體元件被包含在前述雙向開關；及 第2導電型之第2雜質區，其在前述第2電晶體元件的配置區之外側連接到前述第2閘極用溝的側壁，並且與前述第2源區電性連接。
  3. 如申請專利範圍第2項的半導體裝置，其中前述第1雜質區與前述第2雜質區彼此分離。
  4. 如申請專利範圍第1項的半導體裝置，其另外具備第2導電型的基區，其與前述第1源區構成pn接面，並且與前述第1閘極電極呈絕緣而且相向配置， 前述第1雜質區在從前述第1面至與前述基區相同深度處形成，並且與前述基區具有相同的雜質濃度。
  5. 如申請專利範圍第1項的半導體裝置，其另外具備第2導電型的基區，其與前述第1源區構成pn接面，並且與前述第1閘極電極呈絕緣狀態並且相向配置， 前述第1雜質區在從前述第1面至比起前述基區更深處形成，並且比起前述基區具有更低的雜質濃度。
  6. 如申請專利範圍第5項的半導體裝置，其另外具備： 配置在前述第1面之上方的源極電極； 連接到前述源極電極與前述第1源區的第1導電層；及 連接到前述源極電極與前述第1雜質區的第2導電層， 前述第1導電層從前述第1面延伸到在前述半導體基板之內部、比起前述第2導電層更深。
  7. 如申請專利範圍第5項的半導體裝置，其另外具備： 配置在前述第1閘極用溝的壁面與前述第1閘極電極之間的閘極絕緣層， 前述閘極絕緣層在從前述第1面到第1深度為止的第1區具有第1膜厚，並且在從前述第1深度到前述第2面側的第2深度為止的第2區具有比前述第1膜厚更厚的第2膜厚， 前述第1雜質區從前述第1面延伸到在前述第2面側比前述第1深度更深的位置。
  8. 如申請專利範圍第2項的半導體裝置，其另外具備： 第2導電型的第1基區，其與前述第1源區構成pn接面，並且與前述第1閘極電極呈絕緣而且相向配置； 第2導電型的第2基區，其與前述第2源區構成pn接面，並且與前述第2閘極電極呈絕緣而且相向配置； 第2導電型的第1柱區，其連接到前述第1基區，並且從前述第1基區朝向前述第2面延伸；及 第2導電型的第2柱區，其連接到前述第2基區，並且從前述第2基區朝向前述第2面延伸。
  9. 如申請專利範圍第2項的半導體裝置，其另外具備： 第2導電型的第1基區，其與前述第1源區構成pn接面，並且與前述第1閘極電極呈絕緣而且相向配置； 第2導電型的第2基區，其與前述第2源區構成pn接面，並且與前述第2閘極電極呈絕緣而且相向配置； 第1導電型的磊晶區，其與前述第1基區及前述第2基區的各者構成pn接面；及 第2導電型的柱區，其配置在位在前述第1電晶體元件的配置區與前述第2電晶體元件的配置區之間的前述磊晶區之中並且呈浮動電位。
  10. 一種半導體裝置的製造方法，其為具有雙向開關的半導體裝置的製造方法，其具備： 形成半導體基板的工程，該半導體基板具有彼此相向的第1面及第2面，並且具有從前述第1面朝向前述第2面延伸的第1閘極用溝； 形成第1電晶體元件的工程，該第1電晶體元件包含：配置在前述第2面的第1導電型之第1汲區；配置在前述第1面的第1導電型之第1源區；及配置在前述第1閘極用溝的內部之第1閘極電極，並且該第1電晶體元件被包含在前述雙向開關；及 形成第2導電型之第1雜質區的工程，該第1雜質區在前述第1電晶體元件的配置區之外側連接到前述第1閘極用溝的側壁，並且與前述第1源區電性連接。
  11. 如申請專利範圍第10項的半導體裝置的製造方法，其另外具備： 形成第2閘極用溝的工程，該第2閘極用溝在前述半導體基板從前述第1面朝向前述第2面延伸； 形成第2電晶體元件的工程，該第2電晶體元件包含：配置在前述第2面的第1導電型之第2汲區；配置在前述第1面的第1導電型之第2源區；及配置在前述第2閘極用溝的內部之第2閘極電極，並且該第2電晶體元件被包含在前述雙向開關；及 形成第2導電型之第2雜質區的工程，該第2雜質區在前述第2電晶體元件的配置區之外側連接到前述第2閘極用溝的側壁，並且與前述第2源區電性連接。
  12. 如申請專利範圍第11項的半導體裝置的製造方法，其中前述第1雜質區與前述第2雜質區形成為彼此分離。
  13. 如申請專利範圍第10項的半導體裝置的製造方法，其另外具備： 形成第2導電型的第1基區的工程，該第1基區與前述第1源區構成pn接面，並且與前述第1閘極電極呈絕緣而且相向配置， 前述第1雜質區採用與前述第1基區相同的工程而形成。
  14. 如申請專利範圍第10項的半導體裝置的製造方法，其另外具備： 形成第2導電型的第1基區的工程，該第1基區與前述第1源區構成pn接面，並且與前述第1閘極電極呈絕緣而且相向配置， 前述第1雜質區採用與前述第1基區相異的工程而形成。
  15. 如申請專利範圍第11項的半導體裝置的製造方法，其另外具備： 形成第2導電型之第1基區的工程，該第1基區與前述第1源區構成pn接面，並且與前述第1閘極電極呈絕緣而且相向配置； 形成第2導電型的第2基區之工程，該第2基區與前述第2源區構成pn接面，並且與前述第2閘極電極呈絕緣而且相向配置；及 形成從前述第1基區朝向前述第2面延伸的第2導電型之第1柱區及從前述第2基區朝向前述第2面延伸的第2導電型之第2柱區的至少1個柱區之工程。
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