TW201826581A - 具一記憶體結構之半導體元件 - Google Patents

具一記憶體結構之半導體元件 Download PDF

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Abstract

一種具一記憶體結構之半導體元件,記憶體結構包括一絕緣層設置於一基板上方;一底電極埋置於絕緣層中;一電阻轉換層,設置於底電極上;和一頂電極,設置於電阻轉換層上並覆蓋電阻轉換層。其中,底電極具有一凹陷上表面低於絕緣層之一平坦上表面。

Description

具一記憶體結構之半導體元件
本發明是有關於一種具記憶體結構之半導體元件,且特別是有關於一種具電阻轉換記憶體結構(resistance switching memory cell structure)之半導體元件。
電阻式隨機存取記憶體(Resistive random-access memory)(RRAM或ReRAM)是一種非揮發式記憶體結構。電阻式記憶體由於它簡單的金屬層-絕緣層-金屬層(MIM,Metal-Insulator-Metal)結構和規模可擴展性而深受相關業者的注目。目前根據使用的介電材料不同和記憶體層材料的不同,從鈣鈦礦(perovskites)到過渡金屬氧化物(transition metal oxides)到硫族(元素)化物(chalcogenides),已有許多不同形態的ReRAM元件被提出。
電阻轉換記憶體結構是過渡金屬氧化物記憶體的示例之一,其為一群雙穩態兩端記憶體元件(two-terminal bistable memory devices)藉由不同電阻態可儲存資料。例如一典型的ReRAM元件包括了鎢底電極、一氧化矽鎢(WSixOy)記憶層和一氮化鈦(TiN)頂電極。記憶體結構的電阻轉換特性很容易地會受到底電極的廓型與均勻度的影響,連帶對具有此記憶體結構之記憶體元件的穩定度和電子特性造成不可忽視的影響。因此,相關業者無不希望可以發展和實現一個具有優異的結構廓型與均勻度的記憶體結構以增進元件之穩定度和電子特性(例如資料儲存具有良好穩定度)。
本發明係有關於一種具記憶體結構之半導體元件,係提出記憶體結構具有凹陷上表面(concave top surface)之底電極,以及底電極上表面和包圍底電極之絕緣層的上表面可形成連續的表面輪廓,因而有效地增進記憶體結構的穩定度和電性表現。
根據一實施例,係提出一種具記憶體結構之半導體元件,記憶體結構包括一絕緣層設置於一基板上方;一底電極埋置於絕緣層中;一電阻轉換層,設置於底電極上;和一頂電極,設置於電阻轉換層上並覆蓋電阻轉換層。其中,底電極具有一凹陷上表面低於絕緣層之一平坦上表面。
根據一實施例,再提出一種具記憶體結構之半導體元件,包括一電晶體,設置於一基板上;一內連線結構(interconnection structure),設置於基板上方;一保護層,設置於內連線結構上;和如上述之一記憶體結構,設置於保護層和電晶體之間。
為了對本發明之上述及其他方面有更佳的瞭解,下文特舉實施例,並配合所附圖式,作詳細說明如下。然而,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
根據本揭露之實施例,係提出一種具記憶體結構之半導體元件。實施例之一記憶體結構係包括具有凹陷上表面(concave top surface)之底電極,且此凹陷上表面係低於絕緣層之一上表面(例如是一平坦上表面)。根據實施例,電阻轉換層之上表面與絕緣層之上表面係形成一連續的表面輪廓(continuous surface profile)。實施例之記憶體結構不僅可有效增進相關元件的性質(例如使製得的底電極相對於絕緣層並沒有產生暴露的邊緣和尖銳的轉角),更可有效改善相關元件的性質(例如使製得的底電極具有平滑上表面),更可改善應用實施例記憶體結構之半導體元件的穩定度和電性表現。
以下係參照所附圖式敘述本揭露提出之其中多個實施態樣,以描述相關構型與製造方法。相關的結構細節例如相關層別和空間配置等內容如下面實施例內容所述。然而,但本揭露並非僅限於所述態樣,本揭露並非顯示出所有可能的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者,未於本揭露提出的其他實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾,以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容,圖式上的尺寸比例並非按照實際產品等比例繪製。因此,說明書和圖示內容僅作敘述實施例之用,而非作為限縮本揭露保護範圍之用。
再者,說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞,以修飾請求項之元件,其本身並不意含及代表該請求元件有任何之前的序數,也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序,該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
第1圖係簡繪本揭露一實施例之一記憶體結構之示意圖。實施例之一記憶體結構1包括一絕緣層11(例如是層間介電(inter-layer dielectric,ILD)層或是金屬間介電(inter-metal dielectric,IMD)層)、一底電極(bottom electrode)13埋置於絕緣層11中、設置於底電極13上之一電阻轉換層(resistance switching layer)16,和設置於電阻轉換層16上並覆蓋電阻轉換層16之一頂電極(top electrode)18。根據實施例,底電極13具有一凹陷上表面(concave top surface)13a,且此凹陷上表面13a係低於絕緣層11之一平坦上表面(flat upper surface)111a;即,底電極13具有一下凹廓型(concave profile)。
再者,實施例之記憶體結構更包括一障壁層(barrier layer)12以隔開絕緣層11和底電極13(ex:鎢)。已知若沒有任何障壁層的存在而直接沈積底電極13於絕緣層11的孔洞內則可能會造成後續製程中的底電極13有裂痕或是剝落的情況產生。實施例之障壁層12可被視為絕緣層11和底電極13的介面(interface),且底電極13之凹陷上表面13a係與絕緣層11和底電極13之介面(i.e. 障壁層12 )的一上邊緣(upper edge of an interface) 121構成一連續的表面輪廓(continuous surface profile)。
再者,如第1圖所示,絕緣層11可被視為第一部份(first portion)111與連接第一部份111之第二部份112(second portion)的組合。第一部份具有平坦上表面111a (i.e.與上方沈積有絕緣層11之一基板平行),第二部份112具有一傾斜上表面(inclined upper surface)112a,其中絕緣層11的第二部份112之傾斜上表面112a係朝向頂電極13和電阻轉換層16而向下地傾斜。根據實施例,底電極13被絕緣層11的第二部份112包圍,且底電極13之凹陷上表面13a係低於絕緣層11之第一部份111的平坦上表面111a。
此外,電阻轉換層16之一上表面16a係連接絕緣層11之第二部份112的傾斜上表面112a,且電阻轉換層16之上表面16a係與絕緣層11之第一部份111的平坦上表面111a相距隔開一距離(兩者例如是以第二部份112相隔開來)。根據實施例,電阻轉換層16之上表面16a與第二部份112的傾斜上表面112a形成一連續的表面輪廓(continuous surface profile),如第1圖所示。
根據實施例之記憶體結構,相較於底電極13的凹陷上表面13a,絕緣層11的上表面(例如平坦上表面111a)是位於更高的水平位置(horizontal level)。因此,如第1圖所繪示,一實施例之底電極13之凹陷上表面13a係低於絕緣層11之第二部份112的傾斜上表面112a,而電阻轉換層16之上表面16a則低於絕緣層11之第一部份111的平坦上表面111a。一實施例中,電阻轉換層16之上表面16a亦可能低於絕緣層11之第二部份112的傾斜上表面112a。另外,第1圖(及文中其他圖式)僅繪製單層結構的電阻轉換層16以簡示本揭露之其中之一個可實施態樣,但本揭露並不限制於此種態樣。根據實施例,電阻轉換層16可以是一單層結構或是一雙層結構(bilayer structure),視應用時之需求而定,而且於實際應用時可以通過稍加變化的製法而達到所欲形成的單層或雙層結構。
第2A圖-第2D圖為根據本揭露一實施例之記憶體結構的製造方法。在此實施例中係以鎢(Tungsten,W)為底電極13之材料為例以利清楚說明本揭露。但本揭露之底電極並不僅限於材料鎢。
首先,提供具有一孔洞11h之絕緣層11,且設置一障壁層12(例如氮化鈦(TiN)層)於孔洞11h處,之後沈積一底電極材料層(bottom electrode material layer)130(例如鎢)於絕緣層上並填滿孔洞11h,如第2A圖所繪示。其中障壁層12隔離絕緣層11與底電極材料層130。沒有障壁層12而是直接沈積底電極材料層130於絕緣層11的孔洞11h內,可能會造成底電極於後續製程中產生裂痕或是剝落情況。根據實施例,底電極材料層130(/底電極13)與絕緣層11之間所設置的障壁層12是一薄膜,可減少後續設置電阻轉換層16之氧化製程中障壁層12被氧化所產生之氧化物量。一實施例中,障壁層12的厚度係在(但不限制於)1nm到2.5nm的範圍之間。障壁層12(例如TiN層)的厚度越薄,後續氧化製程中所產生的氮氧化物(例如TiONx)越少。另外,實施例之底電極材料層130/底電極13的材料例如是包括(但不限制於)鎢(W)、(Cu)、(Fe)、(Ti)、(Ni)、(Hf)、(TiN)、(TaN)和其他可應用之材料。
之後,對底電極材料層130的一部分以平坦化步驟例如化學機械研磨(CMP)進行移除,且更進行一氧化物拋磨(oxide buffing)(和研磨)以移除絕緣層11上的鎢殘餘物,致使底電極材料層的剩餘部份130’突出於絕緣層11上,如第2B圖所繪示。至此,底電極材料層的剩餘部份130’在結構上係具有尖銳轉角130C和暴露邊緣130E,此結構在操作記憶體時會對於電場均勻度有不可忽略的影響。
接著,對底電極材料層的剩餘部份130’進行改形,以形成實施例之底電極。一實施例中,係使用氬氣電漿(argon plasma)對底電極材料層的剩餘部份130’進行離子轟擊(ion bombardment)以形成底電極13,其中具有凹陷上表面13a的底電極係埋置於絕緣層11中(例如被絕緣層11的第二部份112包圍),且凹陷上表面13a低於絕緣層11第一部份111的平坦上表面111a,如第2C圖所繪示。一實施例中,氬氣電漿離子轟擊的參數例如是(但不限制是):300B偏壓(沿垂直於絕緣層11之平坦上表面111a的方向),300W功率和12秒的轟擊時間。在底電極材料層之剩餘部份130’塑形之後,原先結構上的尖銳轉角130C和暴露邊緣130E都消除了,而獲得一個具有平滑凹陷上表面13a的底電極13。如第2C圖所示,底電極13的凹陷上表面13a和絕緣層11之第二部份112的傾斜上表面112a形成了一連續的表面輪廓,據此可有效增進記憶體操作時後階段之電場均勻度,因而使記憶體結構具有更良好的電性表現。
再者,如第2C圖所示之一垂直距離A0 和一最小水平距離B0 可根據實際應用時之條件而定。於一實施例中,絕緣層11之第一部份111的平坦上表面111a到底電極13之凹陷上表面13a的最低點的垂直距離A0 ,係在5nm 到15nm範圍之間(在設置電阻轉換層16之前)。於一實施例中,絕緣層11之第一部份111的平坦上表面111a之邊緣到底電極13之邊緣(或障壁層12之一邊緣)的最小水平距離B0 ,係在30nm 到50nm範圍之間(在設置電阻轉換層16之前)。在製程中,若垂直距離A0 過大,會導致在設置電阻轉換層16步驟時氧化不均勻,生成不均勻的電阻轉換層16而造成尾位元(tails bits),進而增加位元錯誤率(bit error rate,BER)和影響資料讀取的正確性。若最小水平距離B0 太長,在設置電阻轉換層16步驟時的氧化電漿將會難以聚集在底電極13處(i.e.在設置電阻轉換層時進行了強度不夠的氧化製程),導致生成不均勻的電阻轉換層16,而造成尾位元(tails bits)和影響資料讀取的正確性。若最小水平距離B0 太短,在設置電阻轉換層16步驟時的氧化電漿將會高度地集中在底電極13處而在設置電阻轉換層時進行了過強的氧化製程。過強的氧化製程將會影響電阻轉換層16的品質,且將需要更高的電壓來操作具有此電阻轉換層的記憶體結構之一形成階段(forming stage)。
之後,進行電漿氧化步驟(plasma oxidation)以設置電阻轉換層16,以及設置頂電極18於電阻轉換層16上並覆蓋電阻轉換層16,如第2D圖所示。在沈積與定義頂電極之後,例如是進行後續之一互補性氧化金屬半導體(CMOS)後端製程。在進行電漿氧化步驟時,非常微量的障壁層12會被轉換成氧化物,以及後續可能有氧化物重新濺鍍(re-sputtering)和重新沈積的情況發生。一實施例中,電阻轉換層16的厚度係在(但不限制於)2nm到20nm的範圍之間。且於電漿氧化步驟時,部分的底電極13被氧化而形成電阻轉換層16。在設置電阻轉換層16和頂電極18之後,電阻轉換層16之上表面16a連接絕緣層11之第二部份112的傾斜上表面112a,其中電阻轉換層16之上表面16a與第二部份112的傾斜上表面112a係形成一連續的表面輪廓(continuous surface profile)。根據實施例之實驗結果,可清楚觀察到:電阻轉換層16之上表面16a與第二部份112的傾斜上表面112a之間並沒有明顯的高度落差。
再者,於一實施例中,如第2D圖所示,在設置電阻轉換層16之後,絕緣層11之第一部份111的平坦上表面111a到底電極13之凹陷上表面13a的最低點的垂直距離A1 ,係在7nm 到35nm範圍之間。於一實施例中,在設置電阻轉換層16之後,絕緣層11之第一部份111的平坦上表面111a之邊緣到底電極13之邊緣(或障壁層12之一邊緣)的最小水平距離B1 (可能等於最小水平距離B0 ),係在30nm到50nm範圍之間。
另外,電阻轉換層16的材料例如是包括,但不限制於,二氧化矽(SiO2 )、氧化鉿(HfO2 )、氧化鈦(TiOx)、氮氧化鈦(TiON)、氧化鎢(WOx)、氧化鉭(Ta2 O5 )、氧化鋁(Al2 O3 )和其他可應用之材料。而上述該些材料僅為舉例之用,而非用以限制本揭露。再者,上述列出之數值僅是其中部分示例,並非限制本揭露之用。相關領域之技藝者當知,實施例中所提出之相關組成物之條件或是組成物之間的距離,例如障壁層12和電阻轉換層16的厚度、距離A0 、B0 、A1 、B1 等數值,皆可根據實際應用之需求而做適當變化和調整。
第3圖係簡繪本揭露另一實施例之一記憶體結構之示意圖。請同時參照第1圖。第3圖和第1圖的結構相同,除了增加了一氧離子貯藏層(oxygen ion reservoir layer)19。第3圖和第1圖中相同和/或相似元件係沿用相同和/或相似標號,且相同元件/層的構型、製法與各層功能在此不再贅述。如第3圖所示,記憶體結構1’中,一氧離子貯藏層19可選擇性地設置於頂電極18和電阻轉換層16之間,以提供氧而可增進元件的電阻轉換功能。於一實施例中,氧離子貯藏層19的材料例如是,但不限制是,氧化鈦(TiOx)、氮氧化鈦(TiON)、氧化鉿(HfO2 )、氧化鋁(Al2 O3 )、氧化鉭(Ta2 O5 )和其他可應用之材料。
有許多應用態樣可將實施例之記憶體結構設置於一半導體元件。以下其提出其中兩種應用態樣作說明,但本揭露之應用並不限於此。第4圖係簡繪根據本揭露之一應用中,一半導體元件包括實施例之記憶體結構與導電接觸(contact)相關之示意圖。第5圖係簡繪根據本揭露之另一應用中,一半導體元件包括實施例之記憶體結構與導孔(via)相關之示意圖。請參照第1、4、5圖。
如第4、5圖所示之應用中,半導體元件包括一電晶體T設置於基板10上、一層間介電層ILD設置於基板10上並覆蓋電晶體T、一內連線結構(interconnection structure)20設置於基板上方10例如是設置層間介電層ILD上、一保護層(passivation layer) PL設置於內連線結構20上、以及實施例之一記憶體結構(如第1圖所示之記憶體結構 1或第3圖所示之記憶體結構 1’)。根據應用實施例記憶體結構的態樣,記憶體結構可設置於保護層PL和電晶體T之間。如第4、5圖所示,電晶體T包括一閘極G、一源極區域S和一汲極區域D。至少兩個導電接觸42 (conductive contacts)形成於層間介電層ILD內並電性連接至電晶體T的源極區域S和汲極區域D。再者,內連線結構20包括複數層內連線層(interconnect layers)分別形成於複數層金屬間介電層IMD中。舉例而言,內連線層包括數個導孔(vias)和數層金屬線(metal lines),例如第一金屬線ML1、第一導孔V1、第二金屬線ML2、第二導孔V2和第三金屬線ML3。
如第4圖所示,兩個導電接觸42其中之一係為實施例之記憶體結構的一部份,其中如前述內容中埋置記憶體結構的底電極13之絕緣層11係為層間介電層ILD。
於另一種應用態樣,如第5圖所示,其中一個導孔,例如是第一導孔V1或第二導孔V2,係為實施例記憶體結構的一部份,其中如前述內容中埋置記憶體結構的底電極13之絕緣層11係為其中一層金屬間介電層IMD。雖然圖式中的內連線結構20僅繪示兩層金屬間介電層IMD(例如包括兩個導孔V1-V2和三層金屬線ML1-ML3),且圖式中(第5圖)繪示實施例之記憶體結構係與第一導孔V1相關,但本揭露並不以此為限。金屬間介電層IMD、導孔和金屬線層的數目,皆可根據實際應用情況而定,且實施例記憶體結構的位置亦可做適當變化和調整,以符合實際應用之需求(例如可以與其他如V2, V3, V4,..等其他導孔相關)。
一般而言,保護層 PL會包括氫離子(hydrogen ions,H+)。氫離子(H+)(從保護層 PL遷移出來)會引起電阻轉換層16內電阻絲的毀壞(filament rupture)而造成記憶體保存性損失(retention loss)。對第4圖所示之半導體元件而言,在保護層 PL到實施例記憶體結構(ex: ReRAM)之間係有一較長的距離,如此可減少保護層 PL之氫離子到達電阻轉換層16的機率。因此,如第4圖所示之記憶體結構設置於導電接觸42上可增進記憶體的保存特性。
對第5圖所示之半導體元件而言,實施例記憶體結構(ex: ReRAM)設置於導孔上(例如設置在V1或V2或其他等導孔上) 則可減少熱積存效應(thermal budget effect)對記憶體結構的影響,進而獲得一高品質的電阻轉換層16而增進記憶體的耐受特性(endurance characteristic)。
綜合上述,實施例之記憶體結構中,係設置具有一凹陷上表面(concave top surface)13a之底電極13,且此凹陷上表面13a係低於絕緣層11之上表面(例如是第一部份111之平坦上表面111a)。再者,根據實施例之設計,底電極13之凹陷上表面13a可與絕緣層11和底電極13之間介面的一上邊緣(upper edge of an interface)121構成一連續的表面輪廓(continuous surface profile)。實施例之記憶體結構可以有效增進其電子特性。再者,應用實施例記憶體結構之半導體元件的穩定度和電性表現亦可有效提升。
其他實施例,例如元件的已知構件有不同的設置與排列等,亦可能可以應用,係視應用時之實際需求與條件而可作適當的調整或變化。因此,說明書與圖式中所示之結構僅作說明之用,並非用以限制本揭露欲保護之範圍。另外,相關技藝者當知,實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣,亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。
綜上所述,雖然本發明已以實施例揭露如上,然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作各種之更動與潤飾。因此,本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1、1’‧‧‧記憶體結構
10‧‧‧基板
11‧‧‧絕緣層
11h‧‧‧孔洞
111‧‧‧第一部份
111a‧‧‧平坦上表面
112‧‧‧第二部份
112a‧‧‧傾斜上表面
12‧‧‧障壁層
121‧‧‧介面的上邊緣
13‧‧‧底電極
13a‧‧‧凹陷上表面
130‧‧‧底電極材料層
130’‧‧‧底電極材料層的剩餘部份
130C‧‧‧尖銳轉角
130E‧‧‧暴露邊緣
16‧‧‧電阻轉換層
16a‧‧‧電阻轉換層之上表面
18‧‧‧頂電極
19‧‧‧氧離子貯藏層
A0、A1‧‧‧垂直距離
B0、B1‧‧‧最小水平距離
T‧‧‧電晶體
G‧‧‧閘極
S‧‧‧源極區域
D‧‧‧汲極區域
42‧‧‧導電接觸
20‧‧‧內連線結構
ILD‧‧‧層間介電層
IMD‧‧‧金屬間介電層
ML1‧‧‧第一金屬線
ML2‧‧‧第二金屬線
ML3‧‧‧第三金屬線
V1‧‧‧第一導孔
V2‧‧‧第二導孔
PL‧‧‧保護層
第1圖係簡繪本揭露一實施例之一記憶體結構之示意圖。 第2A圖-第2D圖為根據本揭露一實施例之記憶體結構的製造方法。 第3圖係簡繪本揭露另一實施例之一記憶體結構之示意圖。 第4圖係簡繪根據本揭露之一應用中,一半導體元件包括實施例之記憶體結構與導電接觸(contact)相關之示意圖。 第5圖係簡繪根據本揭露之另一應用中,一半導體元件包括實施例之記憶體結構與導孔(via)相關之示意圖。

Claims (10)

  1. 一種具一記憶體結構之半導體元件,該記憶體結構包括: 一絕緣層,設置於一基板上方; 一底電極(bottom electrode),埋置於該絕緣層中,該底電極具有一凹陷上表面(concave top surface)低於該絕緣層之一平坦上表面(flat upper surface); 一電阻轉換層(resistance switching layer),設置於該底電極上;和 一頂電極(top electrode),設置於該電阻轉換層上並覆蓋該電阻轉換層。
  2. 如申請專利範圍第1項所述之半導體元件,其中該絕緣層包括: 一第一部份(first portion),具有該平坦上表面平行於該基板;和 一第二部份(second portion),連接該第一部份,且該第二部份具有一傾斜上表面(inclined upper surface), 其中該絕緣層的該第二部份之該傾斜上表面係朝向該頂電極和該電阻轉換層而向下地傾斜, 其中該底電極被該絕緣層的該第二部份包圍,且該底電極之該凹陷上表面係低於該絕緣層之該第一部份的該平坦上表面。
  3. 如申請專利範圍第2項所述之半導體元件,其中該電阻轉換層之一上表面係連接該絕緣層之該第二部份的該傾斜上表面,且該電阻轉換層之該上表面與該第二部份的該傾斜上表面構成一連續的表面輪廓(continuous surface profile)。
  4. 如申請專利範圍第2項所述之半導體元件,其中該電阻轉換層之一上表面係相距隔開於該絕緣層之該第一部份的該平坦上表面。
  5. 如申請專利範圍第2項所述之半導體元件,其中該電阻轉換層之一上表面係低於該絕緣層之該第一部份的該平坦上表面。
  6. 如申請專利範圍第2項所述之半導體元件,其中該底電極之該凹陷上表面係低於該絕緣層之該第二部份的該傾斜上表面。
  7. 如申請專利範圍第2項所述之半導體元件,其中該絕緣層之該第一部份的該平坦上表面到該底電極之該凹陷上表面的最低點之一垂直距離,係在7nm 到35nm的範圍之間,其中該絕緣層之該第一部份的該平坦上表面之邊緣到該底電極之邊緣的一最小水平距離,係在30nm 到50nm的範圍之間。
  8. 一種具記憶體結構之半導體元件,包括: 一電晶體,設置於一基板上; 一內連線結構(interconnection structure),設置於該基板上方; 一保護層(passivation layer),設置於該內連線結構上;和 該記憶體結構,設置於該保護層和該電晶體之間,且該記憶體結構包括: 一底電極,埋置於一絕緣層中,該底電極具有一凹陷上表面低於該絕緣層之一平坦上表面; 一電阻轉換層,設置於該底電極上;和 一頂電極,設置於該電阻轉換層上並覆蓋該電阻轉換層。
  9. 如申請專利範圍第8項所述之半導體元件,更包括一層間介電層設置於該基板上並覆蓋該電晶體,且該內連線結構設置於該層間介電層上,其中至少兩個導電接觸(conductive contacts) 設置於該層間介電層內並電性連接至該電晶體,該內連線結構包括內連線層(interconnect layers)分別埋置於金屬間介電層中, 其中前述至少兩個導電接觸其中之一係為該記憶體結構的一部份,而埋置該記憶體結構的該底電極之該絕緣層係為該層間介電層。
  10. 如申請專利範圍第8項所述之半導體元件,更包括一層間介電層設置於該基板上並覆蓋該電晶體,且該內連線結構設置於該層間介電層上,其中至少兩個導電接觸設置於該層間介電層內並電性連接至該電晶體,該內連線結構包括內連線層分別埋置於金屬間介電(IMD)層中,且該些內連線層包括導孔(vias)和金屬線(metal lines),其中該些導孔之一係為該記憶體結構的一部份,而埋置該記憶體結構的該底電極之該絕緣層係為該些金屬間介電層之一。
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