TW201511025A - 用於快閃記憶體的雙內聯記憶體模組之方法及裝置 - Google Patents

用於快閃記憶體的雙內聯記憶體模組之方法及裝置 Download PDF

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Abstract

本發明揭示一種在一實施方案中，快閃記憶體晶片具有一操作電源供應電壓，以實質上匹配在一雙內聯記憶體模組之一邊緣連接器處所期望的一電源供應電壓。可將該一或多個快閃記憶體晶片及一記憶體支援應用積體電路(ASIC)一起黏著成用於積體電路之一多晶片封裝。該一或多個快閃記憶體晶片及該記憶體支援ASIC可藉由在該多晶片封裝內各封裝間選路一或多個導體電耦合至一起。可將該多晶片封裝黏著於一快閃記憶體DIMM之一印刷電路板(PCB)上，以減小黏著於其之封裝數目並減小該快閃記憶體DIMM之高度。亦可減小印刷電路板層之數目，例如藉由將定址功能整合至該記憶體支援ASIC內。

Description

用於快閃記憶體的雙內聯記憶體模組之方法及裝置
本發明一般係關於用於非揮發性記憶體積體電路之記憶體模組。
可插入記憶體模組通常用於對預存在之電腦系統新增動態隨機存取記憶體(DRAM)。然而，有時系統中存在空間限制，其對記憶體模組施加高度限制。設計具有適當電性特徵及適當形狀因數之可插入記憶體模組可具有挑戰性。
以下詳細說明中，提出許多特定實施方案之範例。然而，實施方案可包括少於全部之組態或該等範例中所提出之詳細特徵及組合的替代方案。
電源供應給快閃記憶體積體電路之電壓可不同於電源供應給電腦系統母板之電壓。快閃記憶體積體電路可使用一外部電源供應電壓(電壓F)操作及程式化其內部記憶體單元，例如三點三(3.3)伏特電源供應。另一方面，電腦系統可提供變化外部電源供應電壓(電壓E)，例如一點八(1.8)伏特電源供應。可將變化外部電源供應電壓(電壓E)從外部轉換為快閃記憶體積體電路所期望之電源供應電壓(電壓F)。某些快閃記憶體積體電路設計可能夠直接採用電腦系統所提供之外部 電源供應電壓(電壓E)操作。在快閃記憶體積體電路不能夠直接採用外部電源供應電壓(電壓E)操作的該等情形中，雙內聯記憶體模組(DIMM)內之其他電路可執行直流功率轉換，以將變化外部電源供應電壓(電壓E)轉換為快閃記憶體積體電路所期望之電源供應電壓(電壓F)。
在非揮發性快閃DIMM之設計中，在非揮發性DIMM之佈局設計中可考慮形狀因數，包括任何高度限制。
100A‧‧‧快閃雙內聯記憶體模組
100B‧‧‧快閃記憶體DIMM
101‧‧‧印刷電路板
102‧‧‧邊緣連接器
104‧‧‧電源供應轉換及調節電路
115‧‧‧資料支援特定應用積體電路
117‧‧‧位址支援特定應用積體電路
118‧‧‧多晶片封裝快閃記憶體部分
118'‧‧‧未封裝快閃記憶體晶粒
128A‧‧‧記憶體片段
128E‧‧‧記憶體片段
128F‧‧‧記憶體片段
128I‧‧‧記憶體片段
133‧‧‧快閃記憶體
138‧‧‧十六位元資料匯流排
139‧‧‧四位元資料匯流排
139B‧‧‧四位元資料匯流排
139F‧‧‧前側資料匯流排位元
140A‧‧‧位址線
140B‧‧‧位址線
141A‧‧‧位址線
141B‧‧‧位址線
142A‧‧‧多工器控制信號
142B‧‧‧多工器控制信號
145‧‧‧位址線
150‧‧‧接點
155‧‧‧資料支援ASIC部分
155'‧‧‧未封裝資料支援ASIC晶粒
157‧‧‧多晶片封裝位址/控制ASIC部分
160‧‧‧跡線
200‧‧‧快閃記憶體雙內聯記憶體模組
210‧‧‧多晶片封裝快閃記憶體/資料支援ASIC
228‧‧‧記憶體片段
228A‧‧‧記憶體片段
228I‧‧‧記憶體片段
300‧‧‧快閃記憶體DIMM
301‧‧‧標準DDR2位址暫存器
301B‧‧‧後側位址暫存器
301F‧‧‧位址暫存器
302‧‧‧標準DDR2位址暫存器
310‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
310A‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
310B‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
328‧‧‧記憶體片段
328A‧‧‧記憶體片段
328I‧‧‧記憶體片段
340A‧‧‧位址線
340B‧‧‧位元線
341‧‧‧位址匯流排
341A‧‧‧位址線
341B‧‧‧位元線
348‧‧‧快閃位址匯流排
350‧‧‧位址/控制/資料支援ASIC晶粒
400‧‧‧快閃記憶體DIMM
410‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
428A‧‧‧記憶體片段
428E‧‧‧記憶體片段
428F‧‧‧記憶體片段
428I‧‧‧記憶體片段
438‧‧‧資料匯流排
450‧‧‧位址/控制/資料支援ASIC晶粒
500‧‧‧FMDIMM
500B‧‧‧後側
500E‧‧‧前側
510‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
510'‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
510B‧‧‧後側封裝
510F‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
518B‧‧‧多晶片封裝快閃記憶體部分
518F‧‧‧多晶片封裝快閃記憶體部分
528‧‧‧前側記憶體片段
528A‧‧‧記憶體片段
528A'‧‧‧記憶體片段
528E‧‧‧片段
528E'‧‧‧片段
528F‧‧‧片段
528F'‧‧‧片段
528I‧‧‧記憶體片段
528I'‧‧‧記憶體片段
538‧‧‧資料匯流排
538F‧‧‧傳遞資料匯流排
540A‧‧‧跡線
540A'‧‧‧跡線
540B‧‧‧跡線
540B'‧‧‧跡線
541A‧‧‧前/後信號線
541A'‧‧‧前/後信號線
541B‧‧‧前/後信號線
541B'‧‧‧前/後信號線
548B‧‧‧位址/控制匯流排
548F‧‧‧傳遞位址/控制匯流排
550‧‧‧位址/控制/資料支援ASIC晶粒
550'‧‧‧ASIC晶粒
568‧‧‧通道
600‧‧‧積體電路封裝
601‧‧‧封裝基板
700A‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
700B‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
701A‧‧‧封裝
701B‧‧‧多晶片模組封裝
702‧‧‧組合間隔物/記憶體支援ASIC晶粒
703‧‧‧記憶體支援ASIC晶粒
704A‧‧‧主動器件
704B‧‧‧主動器件
705A‧‧‧導體
705B‧‧‧導體
706A‧‧‧導體
706B‧‧‧導體
707A‧‧‧導體
707N‧‧‧導體
708‧‧‧導體
710A‧‧‧導體
710B‧‧‧導體
710N‧‧‧導體
711A‧‧‧導體
711B‧‧‧導體
711N‧‧‧導體
712‧‧‧間隔物
714A‧‧‧導體
714B‧‧‧導體
715‧‧‧導體
716‧‧‧導體
721‧‧‧囊封物
722A‧‧‧第一間隔物
722B‧‧‧第二間隔物
722C‧‧‧第三間隔物
722N‧‧‧第N間隔物
750‧‧‧引腳連接
750I‧‧‧獨立封裝接點/接針
750J‧‧‧接合封裝接點/接針
800‧‧‧FMDIMM
800A‧‧‧前側
800B‧‧‧後側
810F‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
818B‧‧‧多晶片封裝快閃記憶體部分
818F‧‧‧多晶片封裝快閃記憶體部分
828A‧‧‧記憶體片段
828A'‧‧‧記憶體片段
828I‧‧‧記憶體片段
828I'‧‧‧記憶體片段
838‧‧‧傳遞位址低/資料匯流排
840‧‧‧跡線
848‧‧‧傳遞位址高/控制匯流排
848I‧‧‧位址高/控制匯流排
850‧‧‧位址/控制/資料支援ASIC晶粒
868‧‧‧通道/饋通
869‧‧‧通道/饋通
900‧‧‧快閃記憶體支援ASIC晶粒
902‧‧‧位址/控制區塊
904‧‧‧資料路徑緩衝器
906‧‧‧資料多工/解多工
908‧‧‧時脈/狀態區塊
911‧‧‧外部位址低/資料匯流排
912A‧‧‧外部位址高/控制匯流排
912B‧‧‧外部位址高/控制匯流排
913‧‧‧位址/控制匯流排
914‧‧‧控制信號線
916‧‧‧資料匯流排
917‧‧‧控制信號
918‧‧‧時脈信號
919‧‧‧輸入控制信號
921‧‧‧內部資料匯流排
922‧‧‧控制信號
923‧‧‧內部位址匯流排
924‧‧‧控制信號
925‧‧‧控制信號及狀態資訊
圖1A係一快閃DIMM之佈局，其具有能夠採用不同於提供於邊緣連接器處之電源供應電壓的一電源供應電壓操作之快閃記憶體積體電路。
圖1B係一快閃DIMM之功能方塊圖，其具有能夠採用與提供於邊緣連接器處之電源供應電壓實質上相似的一電源供應電壓操作之快閃記憶體積體電路。
圖2A係一快閃記憶體DIMM之功能方塊圖，其具有快閃記憶體部分及多晶片封裝快閃記憶體/資料支援ASIC部分。
圖2B係圖2A之多晶片封裝快閃記憶體/資料支援ASIC部分的功能方塊圖。
圖3A係一快閃DIMM之功能方塊圖，其具有多晶片封裝快閃記憶體/支援ASIC部分及標準位址暫存器。
圖3B係圖3A之多晶片封裝快閃記憶體/支援ASIC部分的功能方塊圖。
圖4A係一快閃記憶體DIMM之功能方塊圖，其具有快閃記憶體部分及多晶片封裝快閃記憶體/支援ASIC部分。
圖4B係圖4A之多晶片封裝快閃記憶體/支援ASIC部分的功能方塊圖。
圖5A係一快閃記憶體DIMM之前側的功能方塊圖，其具有快閃記憶體部分及多晶片封裝快閃記憶體/支援ASIC部分。
圖5B係圖5A之快閃DIMM的後側之功能方塊圖。
圖5C係圖5A至5B之多晶片封裝快閃記憶體/支援ASIC部分的功能方塊圖。
圖5D係併入位址暫存器之可選多晶片封裝快閃記憶體/支援ASIC部分的功能方塊圖。
圖6係多晶片封裝快閃記憶體部分之功能方塊圖。
圖7A係第一多晶片封裝快閃記憶體/支援ASIC部分之側視斷面圖。
圖7B係第二多晶片封裝快閃記憶體/支援ASIC部分之側視斷面圖。
圖8A係一快閃記憶體DIMM之前側的功能方塊圖，其具有快閃記憶體部分及多晶片封裝快閃記憶體/支援ASIC部分。
圖8B係圖8A之快閃DIMM的後側之功能方塊圖。
圖8C係圖8A之多晶片封裝快閃記憶體/支援ASIC部分的功能方塊圖。
圖8D係用於圖8A至8B之快閃記憶體DIMM的多晶片封裝快閃記憶體/支援ASIC部分之功能方塊圖。
圖9係用於提供資料、位址、及控制支援之記憶體支援ASIC晶粒的功能方塊圖。
現在參考圖1A，說明具有快閃記憶體133之快閃雙內聯記憶體模組(DIMM)100A的佈局設計。此情形中快閃記憶體133採用與提供於邊緣連接器102處之外部電源供應電壓(電壓E)不同的電壓(電壓F)操作。快閃DIMM 100A在印刷電路板101之一或兩側上包括DIMM邊緣 連接器102、電源供應轉換及調節電路104、複數個記憶體支援電路(例如，用於資料支援之資料支援特定應用積體電路(ASIC)115以及可購得之位址支援晶片或專屬位址支援特定應用積體電路117)、以及藉由複數個印刷電路板跡線耦合在一起的快閃記憶體晶片133，例如邊緣連接器102之接點150與資料ASIC 115之接針間的跡線160。
印刷電路板101在邊緣附近具有前側、後側、或前後兩側上之接點，以形成邊緣連接器102。記憶體模組100A進一步包括形成於PCB 101之一或多層上及/或內的複數個印刷電路板跡線160(例如印刷線路)，以將封裝部分彼此電耦合及/或一起耦合至邊緣連接器102之接點150。一組態中，DIMM連接器102可具有240個接針或接點，其中72個位元可用於資料，28至40個接針可用於位址/控制，剩餘接針或接點可用於電源及接地。
複數個記憶體支援晶片(例如位址支援晶片117及資料支援ASIC 115)可用於緩衝及/或暫存位址，及/或多工化及解多工化到達及來自快閃記憶體晶片133之資料。
快閃記憶體雙內聯記憶體模組(FMDIMM)100A係非揮發性類型之記憶體模組。特定言之，非揮發性類型之記憶體模組可包括至少一個NOR閘極快閃電可抹除可程式化唯讀記憶體(EEPROM)積體電路。NAND閘極快閃電可抹除可程式化唯讀記憶體(EEPROM)積體電路亦可用於快閃記憶體DIMM中。相移動態隨機存取記憶體(PSDRAM)亦可用於快閃記憶體DIMM中。此外，快閃記憶體DIMM中可混合記憶體類型。例如，非揮發性記憶體(例如EEPROM快閃記憶體)可與揮發性記憶體(例如標準DRAM記憶體)混合，以形成快閃記憶體DIMM。本文中任何類型之非揮發性記憶體一般亦可稱為快閃記憶體。
快閃記憶體可使用一電源供應電壓(電壓F)操作。電腦系統可在不同電源供應電壓(電壓E)下操作，以便在插入時DIMM邊緣連接器處 所期望及提供之信號及電源供應係根據DIMM邊緣連接器功率及信號標準。電源供應轉換及調整電路104將外部電源供應電壓(電壓E)從DIMM連接器102之邊緣轉換為用於快閃記憶體133之操作電源供應電壓(電壓F)。欲提供於邊緣連接器之電源供應電壓位準係根據用於雙內聯記憶體模組之聯合電子器件工程委員會(JEDEC)雙重資料速率(DDR)記憶體標準、JEDEC DDR2記憶體標準、或JEDEC DDR3記憶體標準。聯合電子器件工程委員會係多年來代表電子工業的商業聯盟，電子工業聯盟(EIA)的半導體工程標準化主體。例如，根據DDR2記憶體模組標準，在連接器102之介面處，可提供1.8伏特之電源供應電壓，並且電路104將1.8伏特轉換為某些代之快閃記憶體133所期望的3.3伏特電源供應電壓。作為另一範例，可在邊緣連接器處提供1.5伏特之電源供應電壓，並且電路104將1.5伏特電源供應電壓轉換為另一代快閃記憶體133所期望的1.8伏特電源供應電壓。
具有不同電源供應電壓之電源供應均可耦合至位址及資料支援ASIC 117、115，以便其可在各發信標準間轉譯信號。例如，在連接器102之介面處，可期望1.8伏特標準信號，而某些代之快閃記憶體133可期望晶片介面處的3.3伏特標準信號。此情形中，位址及資料支援ASIC 117、115可從邊緣連接器接收用於位址/控制之1.8伏特標準信號及資料，並將其轉換為用於快閃記憶體之3.3伏特標準信號。此外，位址及資料支援ASIC 117、115可從快閃記憶體接收3.3伏特標準信號，並將其轉換為用於驅動輸出至邊緣連接器之資料的1.8伏特標準信號。如此，位址及資料支援ASIC 117、115可在邊緣連接器與快閃記憶體之間為信號執行電壓轉換。
電源供應轉換及調節電路104如圖1A所示使用印刷電路板(PCB)101上之空間。此外，位址及資料支援ASIC 117、115沿連接器102成一列佔用PCB 101上之空間，其進一步增加DIMM 100之高度， 如圖1A所說明。
電源供應轉換及調節電路104及位址及資料支援ASIC及晶片117、115新增給DIMM 100A之高度可能太多，使其超過三十毫米(mm)之一單位(1 U)標準高度。作為較大高度之結果，快閃DIMM 100A在許多使用一單位標準高度DIMM之計算系統中不可用。
可將快閃記憶體133重新設計成其可替代地使用供應於DIMM邊緣連接器之外部電壓操作，以便可從DIMM 100A消除電源供應轉換及調節電路104。另外，封裝快閃記憶體133可僅包含單一晶粒。可重新封裝耦合至DIMM之快閃記憶體，以在一封裝內包括複數個快閃記憶體晶粒，從而增加記憶體容量及/或減少黏著於DIMM之PCB的封裝部分之數目。由於黏著於DIMM之PCB的部分更少，DIMM之高度可得以減小。
另外，可進一步將位址及/或資料支援晶片117、115與快閃記憶體封裝在一起，以將DIMM(例如16十億位元組DIMM)之高度減小至用於一單位標準高度系統之三十毫米。也可使用快閃記憶體晶片及位址及資料支援ASIC之各種組態以減少PCB跡線數目並進一步減小PCB及DIMM之高度。依此方式，快閃DIMM可更廣泛地銷售並用於實現規模經濟。
現在參考圖1B，說明快閃記憶體DIMM(FMDIMM)100B之方塊圖。可將數個位址/控制緩衝器ASIC整合至多晶片封裝或多晶片模組(MCM)內，以形成多晶片封裝位址/控制ASIC部分157，從而減小PCB高度。可將複數個快閃記憶體晶粒(例如四個)一起黏著於多晶片封裝或多晶片模組(MCM)內，以形成多晶片封裝快閃記憶體部分118，從而減小PCB高度。其他實施方案中，可將支援ASIC晶粒及一或多個快閃記憶體晶粒一起黏著於多晶片封裝或多晶片模組(MCM)內，以形成多晶片封裝快閃記憶體/支援ASIC部分，從而進一步減少黏著於 FMDIMM之PCB的封裝部分之數目。
先前，黏著有多個晶片個積體電路封裝可稱為混合型封裝或多晶片模組。最近，混合型封裝及多晶片模組稱為多晶片封裝(MCP)或晶片尺度封裝(CSP)，而不論晶片是否彼此堆疊。
資料支援ASIC部分155多工化及解多工化具有外部資料匯流排之複數個快閃記憶體晶粒的資料線。一項實施方案中，由資料支援ASIC部分155提供四對一匯流排多工器及一對四匯流排解多工器。
快閃記憶體DIMM 100B包括複數個快閃記憶體晶片118，其具有採用一電源供應操作之其他記憶體支援應用積體電路(ASIC)晶片，該電源供應匹配期望信號位準及可插入FMDIMM 110B之電腦系統之電源供應。一項實施方案中，晶片使用一點八(1.8)伏特電源供應。藉由以匹配期望信號位準及可插入FMDIMM 110B之電腦系統之電源供應的一電源供應操作，可消除電源供應轉換及調節電路104，從而減小PCB及DIMM之高度。
FMDIMM 100B以兩個等級(等級零及等級一)之快閃記憶體加以組態，其各具有十八個快閃記憶體晶片118，而位址線140A、140B、141A、141B耦合至各快閃記憶體晶片118內以定址記憶體空間。等級零及等級一可各具有九個黏著於PCB前側之快閃記憶體晶片118及九個黏著於PCB後側之快閃記憶體晶片118，總共包括三十六個快閃記憶體封裝118作為FMDIMM 100B之部分。如本文所詳細說明，可將複數個快閃記憶體積體電路封裝成一個多晶片封裝，例如MCM積體電路封裝，以進一步減少黏著於FMDIMM之印刷電路板(PCB)之封裝數目。
快閃記憶體DIMM 100B進一步包括如上所述耦合在一起並耦合至快閃記憶體部分118的位址/控制支援ASIC部分157及資料支援ASIC部分155。資料支援ASIC部分155可沿邊緣連接器102旁的一列黏著於 印刷電路板。可在各列內之左側複數個快閃記憶體部分118與各列內之右側複數個快閃記憶體部分118間將位址/控制支援ASIC部分157黏著於印刷電路板。位址/控制支援部分157之一側面可有五個記憶體片段128A至128E，位址支援部分157之另一側面可有四個記憶體片段128F至128I。
快閃記憶體DIMM 1008可具有四個位址/控制支援ASIC部分157，兩個係黏著於PCB前側上，兩個係黏著於後側上。可針對快閃記憶體之各等級或列提供分別位於PCB之相反側面上的兩個位址/控制支援ASIC部分157。各位址/控制支援ASIC部分157可接收用於在兩個時脈循環上暫存或鎖存位址/控制資訊的位址線145。通常，在第一時脈循環內傳送較低位址位元，並在第二時脈循環內傳送較高位址位元/控制位元。等級控制信號可用於指定位址資訊係針對哪一等級之記憶體。可解碼位址/控制資訊，以產生用於等級零之位址線140A至140B、用於等級一之位址線141A至141B、以及耦合至資料支援ASIC部分155之多工器控制信號142A至142B。用於記憶體等級零及一之位址線141A至141B、140A-140B可在PCB之前側與後側間選路，例如藉由穿透孔、通道、或纏繞於PCB之邊緣(例如底部或頂部邊緣)周圍。可藉由PCB前側上的位址支援/控制ASIC 157產生一半位址線，並可藉由PCB後側上的位址/控制支援ASIC 157產生另一半位址線。位址支援/控制ASIC 157可緩衝及廣播位址至快閃記憶體部分118，以減小邊緣連接器處的位址線負載。
各側面可具有九個記憶體片段或行128A至128I，而各記憶體片段128包括如圖1B所示耦合在一起之等級一之快閃記憶體晶片118、等級零之快閃記憶體晶片118，及一資料支援ASIC。
各資料支援ASIC 155可包括一四對一多工器及一對四解多工器，以便可在各片段內之十六位元資料匯流排138與連接器102內之四 位元資料匯流排139間傳達雙向資料。即，當從FMDIMM 100B讀出資料時，可在四個連續循環上將匯流排138內之十六位元資料向外多工化為四位元之資料匯流排139。當寫入資料至FMDIMM 100B時，可將來自四個連續資料循環之各循環的資料匯流排139上之四位元資料解多工化為資料匯流排138之十六位元中的四個位元。
圖2A係快閃記憶體雙內聯記憶體模組(FMDIMM)200之另一組態的功能方塊圖。快閃記憶體雙內聯記憶體模組(FMDIMM)200包括如圖所示耦合在一起的複數個多晶片封裝快閃記憶體部分118、複數個多晶片封裝快閃記憶體/資料支援ASIC 210、及複數個位址支援ASIC 157。
資料支援ASIC晶粒具有較小晶粒尺寸，因此其可與快閃記憶體晶片整合成多晶片封裝210。包括快閃記憶體之多晶片封裝快閃記憶體/資料支援ASIC部分210可用於一等級之記憶體，例如等級零。此從印刷電路板移除許多資料支援ASIC封裝，以便可減小其高度。然而，複數個位址支援ASIC 157仍可用於FMDIMM 200內，以便將連接器102之位址接針/接點獨立地選路至兩個等級(等級一及等級零)，使得額外印刷電路板層可用於在其他位址線上選路跡線。
FMDIMM 200包括各側面上的複數個記憶體片段228A至228I(一般稱為記憶體片段228)。各記憶體片段228包括一個封裝快閃記憶體晶片118及一個多晶片封裝快閃記憶體/資料支援ASIC封裝部分210。可透過多晶片封裝快閃記憶體/資料支援ASIC部分210向及從匯流排138上之快閃記憶體晶片118投送匯流排139上之資料。
圖2B係圖2A之多晶片封裝快閃記憶體/資料支援ASIC部分210的功能方塊圖。多晶片封裝快閃記憶體/資料支援ASIC部分210包括如圖所示耦合在一起的一或多個未封裝快閃記憶體晶粒118'及一未封裝資料支援ASIC晶粒155'。未封裝快閃記憶體及未封裝資料支援ASIC晶 粒係黏著於採用在各晶片間選路之匯流排138之跡線封裝的多晶片之基板。將四位元匯流排139耦合至資料支援ASIC晶片155'。若一等級內具有十八個多晶片封裝快閃記憶體/資料支援ASIC部分210，每個FMDIMM 200使用十八個資料支援ASIC晶粒155'。
現在參考圖3A，說明快閃記憶體DIMM(FMDIMM)300之另一實施方案之功能方塊圖。快閃記憶體DIMM 300包括耦合在一起的複數個多晶片封裝快閃記憶體/支援ASIC部分310A至310B(統稱為參考數字310)及標準DDR2位址暫存器301至302。位址/控制支援ASIC 157之一部分與資料支援ASIC 155組合成一晶粒並與快閃記憶體晶粒黏著成多晶片封裝(MCP)，以形成多晶片封裝快閃記憶體/支援ASIC部分310。藉由使用一ASIC及一標準現成位址暫存器晶片，此消除具有兩個不同ASIC部分之成本。此外，可減少位址線數目並可減少PCB板層之數目，以降低製造FMDIMM之成本。由於多晶片封裝快閃記憶體/支援ASIC部分310提供資料、位址、及控制支援，其亦可稱為多晶片封裝快閃記憶體/位址、控制及資料支援ASIC部分310。
FMDIMM 300每一側面上包括複數個記憶體片段328A至328I。各記憶體片段328包括一對多晶片封裝快閃記憶體/支援ASIC部分310A至310B。可透過多晶片封裝快閃記憶體/資料支援ASIC部分310A向及從匯流排138上之多晶片封裝快閃記憶體/支援ASIC部分310B投送匯流排139上之資料。多晶片封裝快閃記憶體/支援ASIC部分310B實質上可類似於多晶片封裝快閃記憶體/支援ASIC部分310A。然而，多晶片封裝快閃記憶體/支援ASIC部分310B並非直接耦合至DIMM 300之連接器102，因此可得以簡化，並且可採用傳遞至的資料以某種不同方式操作。
多晶片封裝快閃記憶體/支援ASIC部分310A在匯流排138上將從邊緣連接器102經過其之資料傳遞至多晶片封裝快閃記憶體/支援ASIC 部分310B。同樣，多晶片封裝快閃記憶體/支援ASIC部分310A可在匯流排138上從多晶片封裝快閃記憶體/支援ASIC部分310B接收資料，並透過其傳遞至邊緣連接器102。
來自邊緣連接器102之位址線145係耦合至位址暫存器302。可在位址匯流排345上將位址從位址暫存器302傳遞至位址暫存器301。各位址暫存器在各側面上向外驅動位址線。位址暫存器301驅動位址線340A至片段328A至328E，並驅動位元線340B至片段328F至328I。位址暫存器302驅動位址線341A至片段328A至328E，並驅動位址線341B至片段328F至328I。由於在駐留於封裝310A至310B內之支援ASIC中緩衝並完全形成位址，從而減少用於PCB上之選路跡線及空間，位址線數目得以減少。此外，由於位址線較少，多晶片積體電路封裝具有較少接針，其可減小封裝成本。另外，可藉由在2循環上傳送完整位址裁剪一半位址匯流排，從而減少PCB上位址跡線之數目，因此PCB板層數目可得以減少。
圖3B係圖3A之多晶片封裝快閃記憶體/支援ASIC部分310A的功能方塊圖。多晶片封裝快閃記憶體/資料支援ASIC部分310A包括如圖所示耦合在一起的一或多個未封裝快閃記憶體晶粒118'及一未封裝位址/控制/資料支援ASIC晶粒350。如上所述，採用資料匯流排138之跡線及在各跡線間選路之快閃位址匯流排348將晶片黏著於多晶片封裝之基板。將位元資料匯流排位元139及輸入位址匯流排341耦合至位址/控制/資料支援ASIC晶片350。如前所述，位址/控制支援ASIC 157之功能的一部分可與資料支援ASIC 155之功能整合至一晶片內，即位址/控制/資料支援ASIC晶片350。然而，關於額外功能性，位址/控制/資料支援ASIC晶片350需要使用更多輸入/輸出接針。
此外，關於資料、位址、及控制信號從多晶片封裝快閃記憶體/支援ASIC部分310A至多晶片封裝快閃記憶體/支援ASIC部分310B的 傳遞，可藉由一個時脈循環增加進出FMDIMM之資料潛時。
現在參考圖4A，說明快閃記憶體DIMM 400之另一組態的功能方塊圖。快閃記憶體DIMM 400包括耦合在一起的複數個多晶片封裝快閃記憶體/支援ASIC部分410及位址暫存器301至302。由於多晶片封裝快閃記憶體/支援ASIC部分410提供資料、位址、及控制支援，其亦可稱為多晶片封裝快閃記憶體/位址、控制及資料支援ASIC部分410。
FMDIMM 400每一側面上包括複數個記憶體片段428A至428I。一項實施方案中，位址暫存器301至302將各側面上之九個記憶體片段428A至428I分割為五個，四個記憶體片段成一列。各記憶體片段428包括一對多晶片封裝快閃記憶體/支援ASIC封裝部分410。將資料匯流排139耦合至多晶片封裝快閃記憶體/支援ASIC封裝部分410之各個，以便不需要傳遞匯流排138，從而減少印刷電路板上選路跡線之數目。因此，FMDIMM 400具有在記憶體等級零與一間共享的資料匯流排。若將位址匯流排線數目裁剪一半並顯著減少資料匯流排線數目，PCB內層數亦可得以減少。
位址暫存器301驅動20個位址線340A至片段428A至428E，並驅動20個位址線340B至片段428F至428I，其係分別耦合至較高列多晶片封裝快閃記憶體/支援ASIC封裝部分410。位址暫存器302驅動20個位址線341A至片段428A至428E，並驅動20個位址線341B至片段428F至428I，其係分別耦合至較低列多晶片封裝快閃記憶體/支援ASIC封裝部分410。
圖4B係圖4A之多晶片封裝快閃記憶體/支援ASIC封裝部分410的功能方塊圖。多晶片封裝快閃記憶體/資料支援ASIC部分410包括如圖所示耦合在一起的一或多個未封裝快閃記憶體晶粒118'及一未封裝位址/控制/資料支援ASIC晶粒450。如上所述，採用資料匯流排438之跡線及在各跡線間選路之位址匯流排348將晶粒黏著於多晶片封裝之封 裝之基板。將四位元資料匯流排139及位址匯流排341耦合至位址/控制/資料支援ASIC晶粒450。如前所述，位址/控制支援ASIC 157之功能的一部分可與資料支援ASIC 155之功能整合成一晶粒，即位址/控制/資料支援ASIC晶粒450。關於額外功能性，位址/控制/資料支援ASIC晶粒450可使用額外輸入/輸出接針。另外，位址/控制/資料支援ASIC晶粒450隨更多閘極功能上變得更複雜，因此具有較大晶粒尺寸，並且製造成本可更大。若將位址/控制/資料支援ASIC晶粒450實施為可程式化邏輯器件，其可複雜可程式化邏輯器件(CPLD)。對於各FMDIMM內的三十六個多晶片封裝部分410，PCB上總共可有三十六個位址/控制/資料支援ASIC晶粒，每一封裝內一個。
相比之下，多晶片封裝快閃記憶體/支援ASIC部分410可具有更少接針，不必藉此支援作為傳遞匯流排138之MCP快閃記憶體/支援ASIC部分310A。相反，資料匯流排438位於多晶片封裝快閃記憶體/支援ASIC部分410內部。由於接針較少，多晶片封裝快閃記憶體/支援ASIC部分410成本可較低。FMDIMM 300可對邊緣連接器102應用比FMDIMM 400更少之寄生負載。然而，若無共享較寬資料匯流排，印刷電路板上存在較少選路跡線，因為資料匯流排138未用於在片段內之部分間傳遞資料。然而，插入FMDIMM之DDR記憶體匯流排會應用額外負載及短件。另外，由於位址暫存器301至302，FMDIMM 400內仍有一時脈循環額外潛時。
現在參考圖5A至5D。圖5A及5B分別代表FMDIMM 500之另一實施方案中前側500F及後側500B之功能方塊圖。FMDIMM 500之前側500F包括如圖所示耦合在一起的多晶片封裝快閃記憶體部分518F及518B、以及多晶片封裝快閃記憶體/支援ASIC部分510F及位址暫存器301F。一項實施方案中，位址暫存器301F係現成或標準DDR2記憶體位址暫存器。由於多晶片封裝快閃記憶體/支援ASIC部分510F提供資 料、位址、及控制支援，其亦可稱為多晶片封裝快閃記憶體/位址、控制及資料支援ASIC部分510F。
FMDIMM 500包括FMDIMM 500一側面上之複數個記憶體片段528A至528I及另一側面上之複數個記憶體片段528I'至528A'。一項實施方案中，DIMM前側上有九個記憶體片段528A至528I，後側上有九個記憶體片段528I'至528A'。可透過跡線540A至540B將前側位址暫存器301F連接至九個前側封裝510F。可透過跡線540A'至540B'將後側位址暫存器301B連接至九個後側封裝510B。
各前側記憶體片段528包括如圖所示藉由傳遞資料匯流排538F及傳遞位址/控制匯流排548F耦合在一起的多晶片封裝快閃記憶體部分518F及多晶片封裝快閃記憶體/支援ASIC部分510F。各片段內之前側位址/控制匯流排548F亦透過通道568選路至FMDIMM 500後側，從而連接至後側上的多晶片封裝快閃記憶體部分518B。後側位址/控制匯流排548B可從FMDIMM 500後側選路至前側，例如透過通道或饋通(或者藉由纏繞於PCB邊緣周圍)並耦合至前側快閃記憶體部分518F。
前側資料匯流排位元139F，即邊緣連接器102之個別資料位元的一子集，係耦合至前側上各記憶體片段528A至528I內的各多晶片封裝快閃記憶體/支援ASIC部分510F。各記憶體片段在DIMM之邊緣連接器處耦合至總資料位元之個別子集。此可減小在晶片各側面上選路之資料匯流排信號的數目，以減小PCB尺寸，減小PCB內層數及/或減小邊緣連接器102上之負載。若橫跨FMDIMM選路之位址線數目亦減少，可進一步減小PCB尺寸及PCB內層數。
前側位址暫存器301F從連接器102接收位址線，並暫存可在位址線上多工化之位址或控制信號。位址暫存器301F接著可將位址/控制線540A上之位址或控制信號向外驅動至片段528A至528E，以及將位址/控制線540B上之位址或控制信號向外驅動至片段528F至528I，其 係分別耦合至多晶片封裝快閃記憶體/支援ASIC封裝部分510F。
前/後信號線541A係耦合至片段528A至528E內，前/後信號線541B係耦合至片段528F至528I內，其分別係耦合至混合型快閃記憶體/ASIC封裝部分510F。前/後信號線541A係連接至封裝內或外部之電源(VDD)或接地(VSS)。前/後信號線541A告知記憶體支援ASIC其係操作於前部模式還是後部模式中。記憶體支援ASIC使用前/後信號線541A信號將較高或較低位址位元傳送至記憶體片段528內其上方之快閃記憶體部分518F。前/後信號線告知ASIC 510F將較高16或較低16位址位元傳送至頂部等級內之快閃記憶體封裝518。一項實施方案中，前/後信號線541A至541B係連接至用於前側快閃記憶體518F及前側混合型部分510F之電源VDD，以在FMDIMM 500上按前側模式操作。
圖5B說明PCB及快閃記憶體DIMM 500之後側500B，其反映FMDIMM 500之前側，以便進一步減少PCB跡線，從而最小化印刷電路板之尺寸。記憶體DIMM 500之後側包括如圖所示耦合在一起的後側快閃記憶體部分518B、混合型快閃記憶體/ASIC部分510B、及位址暫存器301B。一項實施方案中，位址暫存器301B係現成或標準DDR2記憶體位址暫存器。
右側上的後側記憶體片段528A'平行於前側記憶體片段528A。左側上的後側記憶體片段528I'平行於前側記憶體片段528I。可將快閃記憶體部分518F至518B實質上平行地黏著於PCB之相反側面上。同樣，可將混合型部分510E及510B實質上彼此平行地黏著並將快閃記憶體部分518E及518B黏著於PCB之相反側面上，以最小化PCB選路跡線之長度及數目。
各記憶體片段528I'至528A'中，亦透過通道568將前側位址/控制匯流排548E選路至FMDIMM 500之後側，並耦合至後側快閃記憶體部分518B。藉由後側混合型快閃記憶體/記憶體支援ASIC部分510B產生 之後側位址/控制匯流排548B係耦合至後側快閃記憶體部分518B內，並從FMDIMM後側選路至前側，以耦合至前側快閃記憶體部分518F內。
連接器102之個別四資料位元的四位元資料匯流排139B係耦合至混合型快閃記憶體/ASIC封裝部分510B。若進一步減少橫跨FMDIMM選路之位址線，可減小PCB尺寸及PCB內層數。
位址暫存器301B從連接器102接收20位址線，並暫存位址，以便接著驅動20位址線540A'至片段528F'至528I'及20個位址線540B'至片段528A'至528E'，其分別係耦合至混合型快閃記憶體/ASIC封裝部分510B。一項實施方案中，位址暫存器及資料支援ASIC可組合成一位址及資料支援ASIC 510'，以進一步減少PCB上封裝數目(參見圖5D)。
前/後信號線541A'係耦合至片段528A'至528E'內，前/後信號線541B'係耦合至片段528F'至528I'內，其分別係耦合至混合型快閃記憶體/ASIC封裝部分510B。前/後信號線541A'至541B'類似於先前所述之前/後信號線541A至541B。然而一組態中，前/後信號線541A'至541B'係如上所述連接至用於後側快閃記憶體518B及後側混合型部分510B之接地VSS，以在FMDIMM 500上按後側模式操作。
後側快閃記憶體部分518B、MCP快閃記憶體/支援ASIC部分510B、及位址暫存器301B係其前側對應物518F、510F、301F之鏡像，以減少記憶體模組之印刷電路板上的導電跡線及所需層數。即，引腳係鏡像。鏡像引腳可按許多方式完成。
一項實施方案中，可將用於快閃記憶體部分518B之封裝構造成使用與前側快閃記憶體部分518F內相同之晶粒，但用於後側快閃記憶體部分518B之封裝可按不同方式在內部佈線，以黏著於記憶體模組之後側，並在記憶體模組之前側上反映前側快閃記憶體部分518F。
另一實施方案中，可從前側晶粒改變用於後側之積體電路晶 粒。即，可改變用於後側部分518B之快閃記憶體晶粒的引腳，以反映前側快閃記憶體部分518F之引腳。一項實施方案中，後側快閃記憶體部分之佈局實體上不同於前側快閃記憶體部分之佈局，以反映引腳。另一實施方案中，可以邏輯高或低方式連接前/後控制信號，並將其用於電性地改變引腳組態以提供反映之引腳。
雖然不同實施方案中已將用於快閃記憶體部分518E及518B之封裝說明為具有反映之引腳，可按相似方式實施多晶片封裝快閃記憶體/支援ASIC部分510F、510B及位址暫存器部分301F、301B，以提供用於FMDIMM 500之個別前側及後側的反映之引腳。
例如，前/後控制信號541A、541B及541A'、541B'可用於電性地改變多晶片封裝快閃記憶體/支援ASIC部分510F、510B之引腳組態，以提供反映之引腳。回應前/後控制信號，晶片藉由重新選路到達晶片上不同輸入/輸出接點之信號線電性地改變其引腳組態。前/後控制信號541A、541B可以邏輯高方式連接至VDD，從而將信號投送至第一選路圖案，以提供用於黏著於DIMM前部的多晶片封裝快閃記憶體/支援ASIC部分510F之前側引腳。前/後控制信號541A'、541B'可以邏輯低方式連接至VSS，從而將信號投送至第二選路圖案，以提供用於黏著於DIMM後側的多晶片封裝快閃記憶體/支援ASIC部分510B之反射後側引腳。
現在參考圖5C，說明多晶片封裝快閃記憶體/支援ASIC部分510的功能方塊圖。多晶片封裝快閃記憶體/資料支援ASIC部分510包括如圖所示耦合在一起的一或多個未封裝快閃記憶體晶粒118'及一未封裝位址/控制/資料支援ASIC晶粒550。如上所述，採用資料匯流排538之跡線及在各跡線間選路之位址匯流排348將晶片黏著於多晶片封裝之基板。將複數個資料匯流排位元139及複數個位址匯流排位元341耦合至位址/控制/資料支援ASIC晶粒550。等級1之位址/控制匯流排548F 及548B係在前後等級零快閃記憶體封裝518間共享，以便各封裝僅輸出一多工化位址/控制匯流排，以減小接針計數。
位址/控制/資料支援ASIC晶粒550具有與用於定址快閃記憶體518頂部等級(等級一)之個別記憶體片段內的快閃記憶體晶片518共享之位址/控制匯流排548。資料匯流排538係從多晶片封裝向外延伸，以便亦與個別記憶體片段內之快閃記憶體晶片518共享。
將前/後信號線541耦合至ASIC晶粒541。前/後信號線541係連接至封裝510內或外部之電源(VDD)或接地(VSS)。前/後信號線541告知記憶體支援ASIC 550其係操作於前部模式還是後部模式中。記憶體支援ASIC使用前/後信號線541信號將較高或較低位址位元傳送至記憶體片段528內其上方之快閃記憶體部分518。前/後信號線告知ASIC 550在匯流排548上將較高16或較低16位址位元傳送至頂部等級內之快閃記憶體封裝518。
如前所述，位址/控制支援ASIC 157之功能的一部分可與資料支援ASIC 155之功能整合至一晶片內，即位址/控制/資料支援ASIC晶片550。然而，關於額外功能性，位址/控制/資料支援ASIC晶片550需要額外輸入/輸出接針。另外，位址/控制/資料支援ASIC晶粒550隨更多閘極功能上變得更複雜，因此具有較大晶粒尺寸及更大成本。若實施為可程式化邏輯器件，其係複雜可程式化邏輯器件(CPLD)。對於在底部等級內具有十八個多晶片封裝快閃記憶體/支援ASIC部分510的兩個等級，一個FMDIMM 500總共有十八個CPLD ASIC。
此外，關於資料及位址之傳遞，進出FMDIMM之資料潛時可增加一個時脈循環。
一項實施方案中，將記憶體支援ASIC 550整合至多晶片封裝，例如多晶片模組(MCM)積體電路封裝。
FMDIMM 500可為兩個等級之記憶體使用一標準現成DDR2位址 暫存器部分301。由於匯流排538及548可容易地在各片段內部分間選路，可容易地在黏著於FMDIMM 500之PCB上的所有部分間容易地選路導體。此可產生PCB上之面積或空間節省，從而進一步減小尺寸。另外，可將用於頂部等級(等級一)之快閃記憶體518封裝於標準多晶片模組積體電路封裝內。封裝部分510具有加入其封裝的額外接針，以提供資料、位址、及控制至快閃記憶體部分518之傳遞。
現在參考圖5D，說明多晶片封裝快閃記憶體/支援ASIC部分510'的功能方塊圖。多晶片封裝快閃記憶體/支援ASIC部分510'類似於多晶片封裝快閃記憶體/支援ASIC部分510。然而，多晶片封裝快閃記憶體/支援ASIC部分510'包括積體位址暫存器301，以在一項實施方案中避免分離封裝位址暫存器301F及301B，從而進一步減少黏著於PCB上之封裝數目。
ASIC晶粒550'從連接器120接收位址位元145，並將其耦合至位址暫存器301。ASIC晶粒550'緩衝位址信號並將其向外驅動至位址線540A及540B上，到達該列內其他多晶片封裝快閃記憶體/支援ASIC部分510。
若將額外功能性併入記憶體支援ASIC以處理前側及後側兩者上各列快閃記憶體部分，可減少黏著於DIMM上的多晶片封裝快閃記憶體/支援ASIC部分510數目。對於在底部等級內僅具有九個多晶片封裝快閃記憶體/支援ASIC部分的兩個等級，一個FMDIMM總共有九個CPLD ASIC。
現在參考圖6，說明多晶片封裝快閃記憶體部分118、518的方塊圖。快閃記憶體部分包括一或多個未封裝快閃記憶體晶粒118'(例如單石半導體基板)，其係黏著於積體電路封裝600之封裝基板601。一項實施方案中，積體電路封裝600係一標準多晶片模組積體電路封裝。將位址及/或控制線141、548F、548B耦合至一或多個未封裝快閃記憶 體晶粒118'。亦將資料線138、538耦合至一或多個未封裝快閃記憶體晶粒118'。
現在參考圖8A及8B，其說明FMDIMM 800之前側800A及後側800B之功能方塊圖。FMDIMM 800包括如圖所示耦合在一起的分別位於前側及後側上之多晶片封裝快閃記憶體部分818F及818B、前側上之多晶片封裝快閃記憶體/支援ASIC部分810F、及前側上之位址暫存器301。一項實施方案中，位址暫存器301F係現成或標準DDR2記憶體位址暫存器。由於多晶片封裝快閃記憶體/支援ASIC部分810F提供資料、位址、及控制支援，其亦可稱為多晶片封裝快閃記憶體/位址、控制及資料支援ASIC部分810F。
FMDIMM 800包括FMDIMM 800之一側面(例如前側800A)上的複數個記憶體片段828A至828I及另一側面(例如後側800B)上之複數個記憶體片段828I'至828A'。一項實施方案中，DIMM前側上有九個記憶體片段828A至828I，後側上有九個記憶體片段828I'至828A'。經由跡線840將位址暫存器301F連接至九個多晶片封裝快閃記憶體/支援ASIC部分810F。
各前側記憶體片段828包括如圖所示藉由傳遞位址低/資料匯流排838及傳遞位址高/控制匯流排848耦合在一起的多晶片封裝快閃記憶體部分818F及多晶片封裝快閃記憶體/支援ASIC部分810F。各片段內之位址高/控制匯流排848亦透過通道或饋通868選路至FMDIMM 800後側，從而連接至黏著於後側800B上的多晶片封裝快閃記憶體部分818B。各片段內之位址低/控制匯流排838亦透過通道或饋通869選路至FMDIMM 800後側，從而連接至黏著於後側800B上的多晶片封裝快閃記憶體部分818B。
將連接器102之個別資料位元的資料匯流排位元139F耦合至多晶片封裝快閃記憶體/支援ASIC部分810F。
位址暫存器301F從連接器102接收位址線並暫存位址，接著將位址線840A驅動至片段828A至828I，其係分別耦合至混合型快閃記憶體/支援ASIC封裝部分810F。若進一步減少橫跨FMDIMM選路之位址線，可減小PCB尺寸及PCB內層數。
圖8B說明PCB及快閃記憶體DIMM 800之後側800B。如圖所示，快閃記憶體DIMM 800之後側包括個別記憶體片段828I'至828A'內之後側快閃記憶體部分818B。後側上記憶體片段828I'至828A'反映前側上記憶體片段828A至828I，以便PCB跡線最小化印刷電路板尺寸。
右側上的後側記憶體片段828A'位於前側記憶體片段828A後方。左側上的後側記憶體片段828I'位於前側記憶體片段828I後方。可將快閃記憶體部分818F及818B實質上彼此平行地黏著於PCB之相反側面上。同樣，可實質上平行於PCB相反側面上之快閃記憶體部分818B黏著MCP快閃記憶體/支援ASIC部分810F，以最小化PCB選路跡線之長度及數目。
後側800B上的各記憶體片段828I'至828A'中，透過通道或饋通868及869分別將位址高/控制匯流排848及位址低/資料匯流排838從前側選路至後側。後側800B上，將位址高/控制匯流排848及位址低/資料匯流排838之部分耦合至後側快閃記憶體部分818B之兩列內。
後側快閃記憶體部分818B上，例如位址/高控制接針，可具有反映其前側對應物之信號分配，從而減少記憶體模組之印刷電路板上的導電跡線及所需層數。即，後側快閃記憶體部分818B之一或多個引腳係前側快閃記憶體部分818F之鏡像。先前已說明實施鏡像引腳之各種方式，其以提及方式併入此處。
現在參考圖8C，說明多晶片封裝快閃記憶體/支援ASIC部分810的功能方塊圖。多晶片封裝部分810包括如圖所示耦合在一起的一或多個未封裝快閃記憶體晶粒118'及一未封裝位址/控制/資料支援ASIC 晶粒850。如上所述，採用位址低/資料匯流排838之跡線及在各跡線間選路之位址高/控制匯流排848、848I將晶片黏著於多晶片封裝之基板。將資料匯流排位元139及多工化位址/控制匯流排840耦合至位址/控制/資料支援ASIC晶粒850內。
支援ASIC 850在內部信號線848I上直接向外驅動較高位址位元及控制位元至快閃記憶體晶粒，同時在匯流排848上向外驅動用於其他前側快閃記憶體封裝818F及後側快閃記憶體封裝818B之較高位址位元及控制位元。
FMDIMM 800內，最接近邊緣連接器102之前側及後側上的組件列可稱為記憶體等級零。最遠離邊緣連接器102之前側及後側上的較高列之組件可稱為記憶體等級一。各列具有分離控制信號，以及在兩個記憶體等級間共享的共享位址高信號線。例如，屬於記憶體等級零的位址/控制匯流排848之位元子集係在多晶片封裝810及818B內的前及後記憶體等級零快閃記憶體間共享，以便各封裝連接至一位址/控制匯流排，從而減少印刷電路板跡線計數。同樣，連接至等級一之位址/控制匯流排的一子集分別係在前及後等級一快閃記憶體部分818F及818B間共享。
各記憶體片段內之位址/控制/資料支援ASIC晶粒850具有與前側上之快閃記憶體晶片818F及後側上之快閃記憶體封裝818B共享之位址/控制匯流排848。同樣在各個別記憶體片段位址低/資料匯流排838從多晶片封裝積體電路封裝向外延伸，以便與連接至匯流排838一半的前側上多晶片封裝810及818F以及連接至匯流排838另一半的後側上多晶片快閃記憶體封裝818B內之快閃記憶體共享。
如前所述，位址/控制支援ASIC 157之功能的一部分可與資料支援ASIC 155之功能整合至一晶片內，即位址/控制/資料支援ASIC晶片850。然而，關於額外功能性，位址/控制/資料支援ASIC晶片850需要 額外輸入/輸出接針。另外，位址/控制/資料支援ASIC晶片850隨更多閘極功能上變得更複雜，因此具有較大晶粒尺寸及更大製造成本。若實施為可程式化邏輯器件，其係複雜可程式化邏輯器件(CPLD)。對於在底部等級內具有九個MCP快閃記憶體/支援ASIC部分810的兩個等級，一個FMDIMM 800總共有九個CPLD ASIC。
此外，關於透過資料、位址及控制支援ASIC晶粒850之資料及位址的傳遞，進出FMDIMM之資料潛時可增加一或多個時脈循環。
FMDIMM 800可為兩個等級之記憶體使用一標準現成DDR2位址暫存器部分301。由於位址暫存器部分301連接至前部支援ASIC部分810，以及匯流排838及848係在各片段內之部分間選路，PCB上可具有面積或空間節省，從而進一步減小其尺寸。另外，可將前側上之快閃記憶體部分818F及後側上之快閃記憶體部分818B封裝於多晶片封裝內。多晶片封裝快閃記憶體/支援ASIC部分810具有加入其封裝之額外接針，以對快閃記憶體部分818F、818B提供資料信號傳遞、位址信號傳遞及控制信號之控制傳遞。
現在參考圖8D，說明多晶片封裝快閃記憶體部分818的方塊圖。快閃記憶體部分818包括一或多個未封裝快閃記憶體晶粒118'(例如單石半導體基板)，其係黏著於積體電路封裝800之封裝基板801。某些實施方案中，快閃記憶體晶粒可為NOR閘極快閃電可抹除可程式化唯讀記憶體(EEPROM)積體電路。
一項實施方案中，積體電路封裝800可為多晶片模組積體電路封裝。根據部分818之黏著(前部或後部)以及欲在DIMM上操作的記憶體等級(例如等級一或零)，將位址高/控制匯流排848之選定位址/控制線耦合至一或多個未封裝快閃記憶體晶粒118'內。根據部分818之黏著(前部或後部)以及欲在DIMM上操作的記憶體等級(例如等級一或零)，將位址低/資料匯流排838之選定位址/控制線耦合至一或多個未 封裝快閃記憶體晶粒118'內。
現在參考圖9，說明快閃記憶體支援ASIC晶粒900的功能方塊圖。快閃記憶體支援ASIC晶粒900可為DIMM上之快閃記憶體提供資料、位址、及控制支援。快閃記憶體支援ASIC晶粒900包括如圖所示耦合在一起的位址/控制區塊902、資料路徑緩衝器904、資料多工/解多工906、及時脈/狀態區塊908。
將位址/控制區塊902耦合至位址/控制匯流排913，以在其上接收可多工化之輸入位址及控制信號。可將位址/控制區塊902進一步耦合至控制信號線914，以進一步接收時脈信號，從而同步化位址及資料並在適當時刻產生控制信號。回應輸入信號913及914，位址/控制區塊902產生控制信號924，其係耦合至資料路徑緩衝器904以向其儲存資料及/或從其寫入資料。位址/控制區塊902進一步產生控制信號922，其係耦合至多工器/解多工器906及資料路徑緩衝器904，以同步地控制其功能操作。位址/控制區塊902進一步產生位址及控制信號至用於記憶體等級零及一的一對外部位址高/控制匯流排912A至912B上，以及內部位址匯流排923上之位址信號，以將其耦合至多工器/解多工器906內，從而根據需要多工化至外部位址低/資料匯流排911上。
某些類型之快閃記憶體積體電路，例如NOR快閃EEPROM積體電路，可經組態以便將讀取存取時間(其中呈現位址並返回資料)減小至足以用於電腦系統之主要記憶體的位準。然而，對快閃記憶體之讀取及寫入操作可不對稱。對快閃記憶體之資料寫入操作可比關於快閃記憶體之資料讀取操作佔用更多時間。快閃記憶體內之資料抹除操作亦可比資料讀取操作佔用更多時間。
資料路徑緩衝器904可用於儲存資料，以便可軟化關於快閃記憶體之讀取及寫入操作的不對稱性。可將資料迅速寫入資料路徑緩衝器 904，接著在另一時刻控制以將大量資料程式化至快閃記憶體內。同樣，可對快閃記憶體內執行複數個資料讀取操作，而將資料儲存於資料路徑緩衝器904內。可從資料路徑緩衝器按叢集讀出資料。此外，可藉由資料路徑匯流排904所提供之緩衝軟化資料匯流排至快閃記憶體晶粒與外部資料匯流排至DIMM之邊緣連接器間的信號時序差異。例如，耦合至快閃記憶體之資料匯流排911及隨後的內部資料匯流排921可具有每二十奈秒(ns)輸入/輸出時脈之資料，而耦合至邊緣連接器之資料匯流排916可具有每五奈米輸入/輸出時脈之資料。資料路徑緩衝器904所提供之緩衝可平滑該等時序差異，以便其對耦合至匯流排911之各快閃記憶體晶粒及透過邊緣連接器耦合至匯流排916之器件係透明的。
資料路徑緩衝器904係包括用於與其耦合的各資料匯流排916及921之記憶體、暫存器或其他資料儲存構件以提供緩衝之資料緩衝器。
耦合至資料路徑緩衝器904之資料匯流排916的並行位元(例如八個)可小於耦合至多工器/解多工器906之內部資料匯流排921的並行位元(例如三十二)。資料路徑緩衝器904有利於將資料包裝為較寬位元寬度，以便儲存至一或多個快閃記憶體部分內，以及將從一或多個快閃記憶體部分讀出之較寬資料位元組拆包至較窄資料位元組，以便在較少數目位元之外部記憶體輸入/輸出資料匯流排916上讀取。
將多工器/解多工器906耦合至內部資料匯流排921上之資料緩衝器904及內部位址匯流排923上之位址及控制區塊902。多工器/解多工器906進一步從位址及控制區塊902接收控制信號922，以控制其多工化/解多工化功能。多工器/解多工器906進一步係耦合至多工化位址低/資料匯流排911，其係耦合至快閃記憶體晶粒。
多工器/解多工器906包括類似於交錯式開關聯合作用之多對一匯 流排多工器及一對多匯流排解多工器。交錯式開關可替代地用於實施多對一匯流排多工器及一對多匯流排解多工器之功能。
多對一匯流排多工器允許並行存取大量欲讀取之資料，接著透過資料路徑緩衝器904在較窄資料匯流排上按循環叢集向外傳輸。一對多匯流排解多工器結合資料路徑緩衝器904可在一循環叢集上用於從外部資料匯流排接收較窄寬度之並行資料，並將聚集資料寫出至快閃記憶體晶粒。
藉由多工器/解多工器906提供之匯流排多工化允許在DIMM之各側面上的ASIC支援晶片後方堆疊額外快閃記憶體晶粒，以便其具有比無支援晶片之其他可能方案更大的可用記憶體容量。使用記憶體支援ASIC晶片避免從記憶體模組內之額外快閃記憶體填加額外電容負載至記憶體通道匯流排上。
將時脈/狀態區塊908耦合至資料路徑緩衝器904，以接收關於從支援ASIC 900寫出至外部記憶體資料輸入/輸出匯流排916上之資料的控制信號及狀態資訊925。時脈/狀態區塊908進一步接收輸入控制信號919。時脈/狀態區塊908可產生時脈信號918，以耦合至快閃記憶體晶粒，從而在耦合至快閃記憶體晶粒之匯流排911及912A至912B上同步化信號時序。時脈/狀態區塊908進一步產生欲提供在邊緣連接器上的資料同步化時脈及準備/忙碌信號917，從而在用於從資料路徑緩衝器904驅動出之資料的資料匯流排916上同步化信號時序。
控制信號917之準備/忙碌信號係狀態信號，並提供關於快閃記憶體之所請求操作的狀態。可藉由支援ASIC 900之時脈/狀態區塊908產生準備/忙碌信號，以便可更有效地存取快閃記憶體晶粒。狀態信號可指示耦合至支援ASIC之快閃記憶體是否忙碌或準備另一寫入或抹除存取，以減輕對於快閃記憶體之抹除及寫入操作的非確定性性質。控制輸入信號919可用於決定一支援ASIC晶粒在時脈/狀態區塊908中 報告何種資訊。
一項實施方案中，記憶體支援ASIC與快閃記憶體整合至多晶片封裝(MCP)內。
現在參考圖7A，說明多晶片封裝快閃記憶體/支援ASIC部分700A的側視斷面圖。先前，可將多晶片封裝稱為混合型封裝或多晶片模組封裝。黏著於封裝701A內的係頂部快閃記憶體晶粒118'、組合間隔物/記憶體支援ASIC晶粒702、及較低快閃記憶體晶粒118'。
組合間隔物/記憶體支援ASIC晶粒702包括中間部分內的間隔物712及外部分附近的主動器件704A至704B，其超過頂部及底部快閃記憶體晶粒118'之尺寸。間隔物712可為介電質或絕緣物，以便間隔物/記憶體支援ASIC晶粒702之主動器件704A至704B不會使快閃記憶體晶粒118'之任何電路短路。否則，中間部分不包括表面附近的任何主動器件或金屬選路，以便其可作為頂部及底部快閃記憶體晶粒之非短路間隔物。金屬選路或互連可在間隔物/記憶體支援ASIC晶粒702之中間部分埋入及絕緣於間隔物712內，以將外部分內之主動器件704A至704B耦合在一起。
導體705A至705B可將頂部快閃記憶體晶粒118'耦合至記憶體支援ASIC晶粒702之主動部分704A至704B。導體706A至706B可將底部快閃記憶體晶粒118'耦合至組合間隔物/記憶體支援ASIC晶粒702之主動部分704A至704B。導體714A至714B可將組合間隔物/記憶體支援ASIC晶粒702耦合至引腳連接750。導體715至716可分別將頂部及底部快閃記憶體晶粒118'耦合至引腳連接750。
囊封物721可用於保護黏著於封裝701A內之器件並防止導體彼此短路。
現在參考圖7B，說明多晶片封裝快閃記憶體/支援ASIC部分700B的側視斷面圖。黏著於多晶片模組封裝701B內的係記憶體支援ASIC 晶粒703及成對間隔物及快閃記憶體晶粒，其包括如圖所示堆疊在一起的第一間隔物722A及第一快閃記憶體晶粒118'、第二間隔物722B及第二快閃記憶體晶粒118'、第三間隔物722C及第三快閃記憶體晶粒118'、第N間隔物722N及第N快閃記憶體晶粒118'。
間隔物722A可為所示支援ASIC 703之大小，或稍微小於快閃記憶體118'之大小，以便可完成支援ASIC 703及第一快閃記憶體晶粒118'之接觸。快閃記憶體晶粒118'大於間隔物722B至722N，以提供一開口至快閃記憶體晶粒118'之一周邊內，藉此可完成電連接。
其他實施方案中，可在將快閃晶粒118'連接至封裝之基板後應用間隔物。間隔物可覆蓋快閃記憶體晶粒118'上與其連接之區域。
間隔物722A至722N可為介電質或絕緣物，以便記憶體支援ASIC晶粒703及快閃記憶體晶粒118'不會彼此短路。否則，間隔物不包括任何主動器件或金屬選路，除非埋入表面下方，以便其不會使線路或信號線短路。
支援ASIC及快閃記憶體晶粒118'可在接合封裝接點/接針750J耦合在一起。例如，導體705A及705B可將支援ASIC晶粒703之信號耦合至頂部快閃記憶體晶粒118'之連接，從分別藉由導體710A及711A連接至接合封裝接點750J。快閃記憶體晶粒118'的其他位準上之連接可分別藉由導體710B至710N及711B至711N耦合至相同接合封裝接點750J。即，藉由與接合封裝接點/接針750J之多個連接將其他快閃記憶體晶粒118'連接至ASIC晶粒。
記憶體支援ASIC 703及各快閃記憶體晶粒118'可直接及獨立地耦合至封裝之獨立封裝接點/接針750I。例如，支援ASIC晶粒703可藉由導體706A至706N及708耦合至獨立封裝接點/接針750I。N個快閃記憶體晶粒118'可藉由導體707A至707N直接及獨立地耦合至其自身的各獨立封裝接點/接針750I。耦合至個別獨立封裝接點/接針750I的導體 707A至707N可為晶片啟用信號，以啟動快閃記憶體晶粒或不啟動快閃記憶體晶粒。
囊封物721可用於保護黏著於封裝701B內之器件並防止導體彼此短路。
本文所說明之FMDIMM可用於移出記憶體通道內之一或多個DRAM記憶體模組，以減小系統主要記憶體內的平均功率消耗。此情形中，將FMDIMM插入一或多個插槽，其取代個別記憶體通道內之DRAM記憶體模組。
附圖中已說明並顯示本發明之特定示範性具體實施例。應瞭解，此類具體實施例僅係說明性而非限制本發明，本發明之具體實施例並不限於所顯示及說明的特定構造及配置。
例如，本文參考位址匯流排之位元寬度、資料匯流排之位元寬度，某些實例中，參考控制匯流排之位元寬度說明及解說快閃記憶體DIMM。然而，本發明之具體實施例可應用於廣泛範圍之位址匯流排、資料匯流排、及控制匯流排的位元寬度，因此並不限於此。
另外，本文將快閃記憶體DIMM說明為具有多工化位址低/資料匯流排。其他實施方案可不共享資料匯流排上之位址低位元，但可增加位址高/控制匯流排之大小以與資料匯流排分離地載送整個位址。
此外，本文將快閃記憶體DIMM說明為在FMDIMM上的記憶體等級間共享位址高匯流排。其他實施方案可不共享等級間之位址高匯流排，而可具有用於FMDIMM上各記憶體等級的分離位址匯流排。
雖然已使用快閃記憶體DIMM說明本發明之具體實施例，本發明之具體實施例可應用於併入非揮發性記憶體器件之任何記憶體模組。
相反，本發明之具體實施例應視為依據以下申請專利範圍。
102‧‧‧邊緣連接器
139F‧‧‧前側資料匯流排位元
301‧‧‧標準DDR2位址暫存器
800‧‧‧FMDIMM
810F‧‧‧多晶片封裝快閃記憶體/支援ASIC部分
818F‧‧‧多晶片封裝快閃記憶體部分
828A‧‧‧記憶體片段
828I‧‧‧記憶體片段
838‧‧‧傳遞位址低/資料匯流排
840‧‧‧跡線
848‧‧‧傳遞位址高/控制匯流排
868‧‧‧通道/饋通
869‧‧‧通道/饋通

Claims (6)

  1. 一種用於一快閃記憶體雙內聯記憶體模組(DIMM)之方法，該方法包含：為快閃記憶體晶片提供一操作電源供應電壓，以實質上匹配在一雙內聯記憶體模組之一邊緣連接器處所期望的一電源供應電壓；將該等快閃記憶體晶片之一或多個及一記憶體支援應用積體電路(ASIC)一起黏著成一多晶片封裝；以及藉由在該多晶片封裝內各晶片間選路一或多個導體將該一或多個快閃記憶體晶片及該記憶體支援ASIC電耦合至一起；其中該多晶片封裝係黏著於該快閃記憶體DIMM之一印刷電路板(PCB)上，以減小黏著於其之封裝數目並減小該快閃記憶體DIMM之高度。
  2. 如請求項1之方法，其中該操作電源供應電壓實際上匹配該邊緣連接器處所期望之該電源供應電壓，以避免將功率轉換及功率調節電路黏著於一DIMM之印刷電路板並增加其高度。
  3. 如請求項1之方法，其中該記憶體支援ASIC晶粒係一資料支援ASIC晶粒或一位址/支援ASIC晶粒。
  4. 如請求項1之方法，其進一步包含：反映用於該多晶片封裝部分之該封裝，以黏著於一記憶體模組之一後側，從而反映該記憶體模組之一前側上的多晶片封裝部分，以減少該記憶體模組之一印刷電路板上的導電跡線。
  5. 如請求項1之方法，其進一步包含： 改變該記憶體支援ASIC及該快閃記憶體之引腳，以反映該多晶片封裝部分之引腳以黏著於一記憶體模組之一後側。
  6. 如請求項5之方法，其中回應一前/後控制信號在電性上改變該引腳。
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