TW201436157A - 裝置、半導體製作中之對準機構及半導體裝置之製造方法 - Google Patents

裝置、半導體製作中之對準機構及半導體裝置之製造方法 Download PDF

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Abstract

本發明揭示了用於對準之一種方法與裝置。一種裝置，包括：一疊對記號，形成於一基板上；以及複數個假構件，形成於該疊對記號的附近，其中該些假構件之每一尺寸係少於可為一對準檢測器所能檢測之一最小臨界值；以及一最小距離，分隔該疊對記號及其最近之該假構件，該最小距離係相關於形成該疊對記號之一半導體製造技術世代所能達成之一最小間距。

Description

裝置、半導體製作中之對準機構及半導體裝置之製造方法
本發明係關於半導體裝置，且特別是關於較佳之一種對準機構(alignment mechanism)及其製造方法。
半導體積體電路已經歷了快速的成長。積體電路(IC)的材料與設計的技術演進已製作出了數個世代之積體電路，且每一世代之積體電路較先前世代之積體電路具有更小之元件尺寸及更複雜電路。如此，積體電路係藉由圖案化一系列之圖案化膜層與非圖案化之膜層所形成，且位於連續之圖案化膜層內之元件於空間上為習習相關的。於製作時，每一圖案化膜層於一定精準程度上須對準於早先形成之圖案化膜層。圖案之對準技術提供了一種疊對記號(overlay mark)以做為達成連續膜層之間的對準情形之一種對準結構(alignment structure)之用。
於晶圓平坦化時(例如為一研磨製程)，一疊對記號的圖案(overlay mark pattern)可能受到如機械研磨的毀損，進而造成晶圓膜厚的變異情形。而當研磨製程需要額外之重做(rework，藉以符合期望之厚度目標)之情形下，如此之對於疊 對記號的可能毀損情形有可能變得更嚴重。此外，當由於如膜層均勻度控制(film uniformity control)及機械研磨負載效應(mechanical polishing loading effect)等因素而造成對準記號圖案為非對稱(asymmetrical)情形時，亦可能造成了相對大的量測錯誤(measurement errors)情形。
因此，雖然現今對準結構已大體適用於當今期望目標，然而仍無法滿足所有方面的需求。
依據一實施例，本發明提供了一種裝置，包括：一疊對記號，形成於一基板上；以及複數個假構件，形成於該疊對記號的附近，其中該些假構件之每一尺寸係少於可為一對準檢測器所能檢測之一最小臨界值；以及一最小距離，分隔該疊對記號及其最近之該假構件，該最小距離係相關於形成該疊對記號之一半導體製造技術世代所能達成之一最小間距。
依據另一實施例，本發明提供了一種半導體製作中之對準機構，包括：一疊對記號，設置於一基板上，該疊對記號包括複數個子構件；以及複數個假構件，設置並鄰近該疊對記號，其中該些假構件具有少於用於檢測該疊對記號之一疊對記號檢測器之一解析度之數個尺寸；一最小距離，位於該疊對記號與該些假構件之間，約等於一半導體製程技術節點下所能達成之一最小間距；至少部分之該些假構件具有相似於該疊對記號之該些子構件之上視輪廓；以及至少該些假構件之一子集合構成了相似於該疊對記號之一整體上視輪廓。
依據又一實施例，本發明提供了一種半導體裝置 之製造方法，包括：形成一疊對記號於一基板上及鄰近該疊對記號之數個假構件，其中：該些假構件分別具有低於於一對準製程中用於光學掃描該疊對記號之一對準檢測器之一解析度；以及一最小距離，分隔該疊對記號與其最接近之假構件，該最小距離係與形成此疊對記號之一半導體製程技術世代之一最小間距有關。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
30‧‧‧晶圓
40‧‧‧疊對記號
40A‧‧‧盒狀元件
40B‧‧‧字母數字字碼
50‧‧‧假構件
60‧‧‧圖案淨空區
70‧‧‧最小距離
80A‧‧‧邊界
80B‧‧‧邊界
130‧‧‧晶圓
140‧‧‧疊對記號
140A‧‧‧外部盒狀構件
140B‧‧‧內部盒狀構件
150、150A、150B、150C、150D‧‧‧假構件
170‧‧‧最小距離
200‧‧‧晶圓
210‧‧‧材料層
220‧‧‧材料層
230‧‧‧導電材料
250‧‧‧導電層
260‧‧‧表面
400‧‧‧方法
410‧‧‧步驟
420‧‧‧步驟
第1圖為一疊對記號之一簡化上視示意圖。
第2圖為依據本發明之多個實施例之一疊對記號之一簡化上視示意圖。
第3圖為依據本發明之多個實施例之另一疊對記號之一簡化上視示意圖。
第4A-4D圖為依據本發明多個實施例之一晶圓之一部之簡化示意剖面圖。
第5圖為一流程圖，顯示了依據本發明之多個實施例之一種積體電路之製造方法。
可以理解的是，於下文中提供了用於施行本發明之不同特徵之多個不同實施例，或範例。基於簡化本發明之目的，以下描述了元件與設置情形之特定範例。然而，此些元件 與設置情形僅作為範例之用而非用於限制本發明。此外，於描述中關於於一第二元件之上或上之第一元件的形成可包括了第一元件與第二元件係為直接接觸之實施情形，且亦包括了於第一元件與第二元件之間包括了額外元件之實施情形，因而使得第一元件與第二元件之間並未直接接觸。
第1圖為包括了一疊對記號(overlay mark)40之一晶圓30之局部上視示意圖。晶圓30亦稱作為一基板。此疊對記號40包括了盒狀元件(box-shaped elements)40A。疊對記號40A亦包括數個字母數字字碼40B，其可位於盒狀元件40A的下方。數個假構件(dummy feature)50則環繞疊對記號(即環繞盒狀元件40A與字母數字字碼40B)而設置。此些假構件係用以緩和於如化學機械研磨(CMP)製程之一研磨製程中的負載效應(loading effect)。更詳細地，若晶圓30環繞疊對記號40之此些區域內不具有任何其他之半導體圖案或構件時，則上述研磨製程接著並不會依照平坦或均勻方式研磨去除相關材料。於是，晶圓30可能會於研磨製程施行之後遭遇厚度變異情形，其將負面地影響了疊對記號40之功能。在此所形成之此些假構件50係用以改善環繞疊對記號40之圖案密度均勻度，進而緩和有關於碟化效應(dishing effect)之負面效應。
然而，為了最小化對於光學對準量測的干擾情形，傳統上係於晶圓30上鄰近疊對記號40之數個部分處保留有一圖案淨空區(pattern clear region)60。換句話說，於盒狀元件40A及其最近之假構件50之間須保留有一最小距離70，且於字母數字字碼40B及其最近假構間50之間亦須如此。因此，環繞 疊對記號之盒狀元件40A及字母數字字碼40B處便形成有一邊界80A與80B。
然而，由於圖案淨空區60(為由疊對記號40與邊界80A-80B所定義得到的)不具有任何假構件，因此其可能仍導致了微負載效應(micro-loading effects)。舉例來說，基於微負載效應，疊對記號40可能遭遇非對稱之邊界(boundary)或輪廓(topography)，如此於量測時可能造成影像模糊(image blurs)情形。此些問題於當裝置之尺寸更為縮減時將更為顯著。
為了解決關於微負載效應之此些問題，本發明係關於環繞疊對記號而設置相對於用於掃描或檢測疊對記號之一光學機台為”隱形(invisible)”之數個假構件(dummy features)。本發明之多個目的將透過第2-5圖進一部解說。可以理解的是，基於清楚之目的，第2-5圖係經過簡化以較佳地了解本發明之概念。於本發明之其他實施例中，可更刪除或增加額外之構件，及可取代或消除下述之部分構件。
第2圖為包括一疊對記號140之一晶圓130之一部的局部上視示意圖。疊對記號140係形成於晶圓130之一基板上，其可為一半導底基板，例如為一矽基板。或者，此基板可包括其他元素態半導體，例如鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之合金半導體；或其組合。於其他實施例中，基板可包括一絕緣層上覆矽(SOI)結構。於其他實施例中，基板可包括一摻雜磊晶層、一梯度半導體層、及/或覆蓋具有不同類型之另一半導體 層之一半導體層，例如位於矽鍺層上之矽層。
於圖示實施例中，疊對記號140包括一盒中盒圖案(box-in-box pattern)，其為形成於積體電路裝置(IC device)之連續膜層中的一對共心的對準構件(concentric alignment features)。更詳細地說，此對準記號140包括一外部盒狀構件140A以及一內部盒狀構件140B(基於簡化之目的，於下文中將省略疊對記號中之數字字母字碼部分的討論)。外部盒狀構件140A及內部盒狀構件140B可分別由數個微型元件(miniature components)所形成。如第2圖內之右側所顯示之一外部盒狀構件140A之一部的放大上視圖所示，顯示了此些微型元件之一範例。於第2圖所示範例之中，此外部盒狀構件140A之微型元件於上視圖中顯示為微型之長方形或圓形的形狀。且基於簡化之目的而沒有特別地顯示，內部盒狀構件140B亦具有相同之實施情形，雖然其內之微型元件可具有不同於外部盒狀構件140A之形狀與尺寸。
外部盒狀構件140A可形成於位於基板上之一第一材料層之內，而內部盒狀構件140B可形成於位於第一材料層上之一第二材料層之內。換句話說，內部盒狀構件140B係位於較外部盒狀構件140B為高之一膜層中(於剖面圖式中)。然而，於第2圖之上視圖中，內部盒狀構件140B則顯示為外部盒狀構件140A所環繞。
可以理解的是，當疊對記號140雖顯示了如第2圖所示之數個盒狀記號時，於其他實施例中則可設置為包括了三角形、長方形、圓形、T形、L形、十字形、八邊形，其他適當 形狀或其組合之其他形狀。
為了確保介於第一材料層與第二材料層之間之適當對準情形，便可使用一圖案識別技術。於部分之圖案識別技術中，外部盒狀構件140A係暴露於習知的一適當產生器(generator)之一射線中。此射線可包括可見光、不可見光、螢光及/或偏極光(包括單一模式或多重模式)之射線。舉例來說，上述產生器可包括一不可見電磁波產生器(invisible electromagnetic wave generator)，其可產生多種的不可見電磁波，包括了X-光、紫外光、及/或深紫外光等。其可能使得光線具有單一波長或多重波長之實施情形。
接著來自外部盒狀構件140A之反射射線則為一檢測器(detector)所偵測到，上述檢測器可包括一波長散佈光譜儀(wavelength dispersive spectrometer)、一能量散佈光譜儀(energy dispersive spectrometer)及/或其他檢測器。當反射射線為檢測器所檢測得到時，便可確定外部盒狀構件140A的位置。如此，便可適當地定位出形成於第一材料層(其內形成有外部盒狀構件140A)上之後續形成之第二材料層內之內部盒狀構件140B的位置。當內部盒狀構件140B越位於接近外部盒狀構件140A之中間處的之位置時，介於第一材料層與第二材料層之間的對準情形越佳。
如參照第1圖之上述討論中，於傳統裝置中仍保留有環繞疊對記號140之一圖案淨空區，即缺乏假構件之一區域。然而，如此之”圖案淨空區”會導致微負載效應且可能造成影像模糊情形。因此，依據本發明之數個目的，於鄰近疊對記 號140之處形成環繞之數個假構件150A、150B、150C、150D(於下文中通稱為假構件150)，即使其位於傳統裝置中之可被視為圖案淨空區之一區域中。
舉例來說，數個假構件150A之子集合(subset)係形成並環繞疊對記號之外部盒狀構件140A。此些假構件150A包括數個微型假元件(miniature dummy elements)。第2圖之右側顯示了此些假構件150A之子集合之一片段之放大的上視圖，以詳細顯示了此些微型假元件之設置情形與形態。此些微型假元件為夠微小的，以使得其於前述之對準檢測機台(用於掃描疊對記號140的)中為隱形的(invisible)。換句話說，此些微型假元件之尺寸係少於為對準檢測機台之所能檢測到之最小臨界值(minimum threshold)，如此意謂著其無法為對準檢測機台所辨別。於部分實施例中，此些微型假元件的尺寸於任何方向上可少於約0.85微米。如此意味著微型假元件具有少於約0.85微米*0.85微米之一區域。
舉例來說，對準檢測機台的解析度(resolution)可為X奈米(nm)。因此，微型假元件的尺寸可少於X奈米以避免為對準檢測機台所檢測到。如此，縱使其接近於疊對記號140，此些”低於解析度(sub-resolution)”的微型假元件並不會對於疊對記號量測造成干擾(interference)或雜訊(noise)，其亦為於傳統裝置中並無法應用假構件於鄰近疊對記號之處之主要原因。此些微型假元件亦降低了前述之微負載效應，由於微型假元件的出現，其改善了鄰近疊對記號處之圖案密度均勻度。
於圖示之實施例中，此些微型假元件經過設置， 分別具有大體相似於疊對記號140之微型構件之一形狀(從上視觀之)。換句話說，由於疊對記號140之微型構件具有大體長方形之形狀，故假構件150A之微型假元件亦具有大體長方形之形狀。如此藉由具有相似之圖案，便可改善微影表現，且可更最小化微負載效應(micro-loading effects)。
此外，此些假構件150A形成並共同地呈現出相似於疊對記號140之一上視輪廓。於圖示之實施例中，外部盒狀構件140A及內部盒狀構件140B分別具有一盒狀上視輪廓(box-like top view profile)。如此，此些假構件150A共同地呈現出一盒狀上視輪廓。藉由如此之相似整體之上視輪廓，便可更最小化微負載效應，且疊對記號圖案之影像對比可更為銳利與均勻。
假構件150B亦包括設置於外部盒狀構件140A與內部盒狀構件140B之間之假構件150B之一子集合(subset)。此些假構件150B係環繞內部盒狀構件140B但為疊對記號之外部盒狀構件140A所環繞。此些假構件150B亦包括數個微型假元件(miniature dummy elements)，其分別為夠微小的以避免為前述之對準檢測機台中為檢測到。因此，此些假構件150B之此些”低於解析度(sub-resolution)”的微型假元件亦適用於降低微負載效應。再者，此些微型假元件亦可經過設置以具有大體相似於疊對記號140之微型元件之一上視形狀，且其亦可共同地呈現出相似於疊對記號140之一上視輪廓。
假構件150C亦包括設置於內部盒狀構件140B之內之假構件150C之一子集合(subset)。此些假構件150C亦包括數 個微型假元件(miniature dummy elements)，其分別為夠微小的以避免為前述之對準檢測機台中為檢測到。因此，此些假構件150C之此些”低於解析度(sub-resolution)”的微型假元件亦適用於降低微負載效應。再者，此些微型假元件亦可經過設置以具有大體相似於疊對記號140之微型元件之一上視形狀(例如長方形形狀)，且其亦可共同地呈現出相似於疊對記號140之一上視輪廓。
假構件150D亦包括設置於內部盒狀構件140B之內且更位於假構件150C內之假構件150D之一子集合(subset)。此些假構件150D亦包括數個微型假元件(miniature dummy elements)，其分別為夠微小的以避免為前述之對準檢測機台中為檢測到。因此，此些假構件150D之此些”低於解析度(sub-resolution)”的微型假元件亦適用於降低微負載效應。再者，此些微型假元件亦可經過設置以具有大體相似於疊對記號140之微型元件之一上視形狀(例如長方形形狀)，且其亦可共同地呈現出相似於疊對記號140之一上視輪廓(例如盒狀輪廓)。
可以理解的是，雖然此些假構件150A-150D皆包括夠微小的且於對準檢測機台中顯示為隱形之數個微型假元件，然而此些微型假元件的尺寸並不需要為一致的。舉例來說，於圖示之實施例中，假構件150A內的微型假元件之尺寸可大於假構件150B內的微型假元件之尺寸，且大於假構件150C內的微型假元件之尺寸，且大於假構件150D內的微型假元件之尺寸。此些假元件中的最小假元件具有約相同於一微影製程之一特徵尺寸(critical dimension，CD)之一尺寸。其亦可能為其 他之尺寸形態。換句話說，此些假元件之尺寸可為其位置之一函數(或與其位置有關)，特別是相對於疊對記號140。比如說，此些微型假元件的尺寸可於接近對準記號140時減少。其輪廓之類型亦有助於前述之微負載效應的降低。
於部分實施例中(例如圖示之實施例中)，此些假構件150亦可依照一大體對稱形態而設置並環繞疊對記號140。以假構件150A之子集合為例，設置於疊對記號140左側之微型假元件的數量係近似於設置於疊對記號140右側之微型假元件之數量。且設置於堆疊記號140之左側與右側的微型假元件之一間距(spacing)亦大致相同。此外，設置於堆疊記號140之頂側之微型假元件的數量係近似於設置於堆疊記號140底側之微型假元件之數量。且設置於堆疊記號140之頂側與底側的微型假元件之一間距(spacing)亦大致相同。此些假構件150之對稱情形亦有助於改善微負載之相關效應。
可以理解的是，雖然假構件150可設置於非常接近疊對記號140之處，然而於疊對記號140及其最接近之假構件之間仍存在有一最小距離170。此最小距離170可為形成疊對記號140之一半導體製程技術世代或節點之一函數關係(或與之相關)。舉例來說，於圖示實施例中，位於疊對記號140與最接近之假構件之間的最小距離170大體相等於此半導體技術世代下所能達成之一最小間距。
可以理解的是，假構件150可形成有長方形或正方形(如第2圖所示之情形)之形狀，或者為線/間距(line/space)之形狀。其形狀可依照形成假構件元件150之膜層內之主要圖案 類型而定。當形成有假構件150之膜層內之主要圖案為接觸孔(contact hole)時，假構件150可使用長方形或正方形之形狀。然而，當主要圖案例如為多晶矽閘極導線時，假構件150亦可具有線/間距之一形狀。
如第3圖所示，顯示了依據本發明之另一實施例之一疊對記號140之簡化之上視示意圖。於此實施例中，疊對記號之外部盒狀構件140A係形成於一多晶矽層內，故因此具有線狀(line-like)之數個微型構件。另一方面，疊對記號之內部盒狀記號140B係形成於一接觸孔層內，故因此具有長方形或正方形之微型構件。假構件150亦可形成於多晶矽層內(即外部盒狀構件140之相同膜層內)。因此，假構件150亦可具有相似於外部盒狀構件140A之微型構件之大體為線狀形狀的數個微型元件。再者，假構件150與對準記號140之間的相似形狀可緩和微負載效應。
第4A-4D圖為一晶圓200之一部之一系列之簡化示意片段剖面側視圖，以協助繪示出前述之假元件所提供之改善情形。基於簡化與清楚目的，於第2-4圖內之相似元件係採用相同標號顯示。
請參照第4A圖，晶圓200之一部包括一材料層210，其可設置於一基板上。於部分實施例中，此材料層210係為一介電層，且可包括氧化物材料。材料層220係設置於材料層210上。於部分實施例中，材料層220為另一介電層，且可包括氮化物材料。當然，於不同實施例中，材料層210-220亦可使用其他之適當材料。
藉由一微影製程，蝕刻形成進入材料層220與210內之數個開口與數個溝槽。接著施行一沉積製程，以採用如銅之金屬之一導電材料230填滿此些開口。此時，便形成了疊對記號140及低於解析度(sub-resolution)之假構件150。疊對記號140包括了填滿了開口之導電材料且其夠大可為一對準檢測機台所檢測到，而假構件150包括填滿開口之導電材料230且其夠小而不會被對準檢測機台所檢測到。
請參照第4B圖，針對晶圓200之部分施行一第一研磨製程。於部分實施例中，此第一研磨製程可包括一化學機械研磨(CMP)製程。材料層220係作為一研磨停止層，因此第一研磨製程可停止於材料層220處。
請參照第4C圖，施行一沉積製程以形成一導電層250於材料層220之上且位於殘留於開口內之導電材料230之部分(即疊對記號140與假構件150)之上。於部分實施例中，導電材料250包括如氮化鉭之金屬。
請參照第4D圖，針對晶圓200施行一第二研磨製程。於部分實施例中，此第二研磨製程包括一化學機械研磨製程。在此並沒有用於第二研磨製程之研磨停止層。
於施行第二研磨製程之後可看到，經研磨後之導電材料250具有相對平坦表面260。換句話說，研磨後可最小化晶圓200之輪廓變異情形及相對均勻度。此情形極大部分與假構件150之發展有關，其改善了晶圓200之部分之圖案密度均勻度，且同時基於其(例如假構件)低於解析度之尺寸而沒有對於疊對記號140之檢測造成干擾。
第5圖為製造積體電路裝置之一方法400之一流程圖。此方法400包括一步驟410，形成一疊對記號於一晶圓上。於部分實施例中，此疊對記號包括一盒中盒(box-in-box)之設置情形。舉例來說，此疊對記號包括一內部盒狀物(inner box)以及環繞內部盒狀物之一外部盒狀物(outer box)。
方法400包括一步驟420，形成接近疊對記號之數個假構件(dummy features)。然而，可以理解的是，此些假元件與疊對記號同時形成，而並不需要依序實施步驟410與420。換句話說，步驟410與420可同時施行(或為同一步驟中之數個部分)。此些假構件足夠小而明顯地並不會為一對準檢測機台所檢測到。對準檢測機台可為於對準製程中光學地掃描疊對記號之一機台。分隔疊對記號與最近之假構件之一最小距離係為於形成疊對記號之一半導體製程技術世代之函數(或與之相關)。於其他實施例中，此最小距離大體等於可為此半導體製程技術世代所能達成之一最小間距(minimum pitch)。
於部分實施例中，此些假構件係依照一大體對稱方式環繞此疊對記號而設置。於部分實施例中，假構件之一尺寸分別為其距此疊對記號之一距離之一函數關係(或與之相關)。於部分實施例中，隨著假構件越接近此疊對記號時，此些假構件的尺寸越為減少。於部分實施例中，此些假構件之一第一子集合係環繞內部盒狀物，此些假構件之一第二子集合係位於內部盒狀物之外側但為外部盒狀物所環繞，以及此些假構件之一第三子集合係位於外部盒狀物之外且環繞之。於部分實施例中，此疊對記號包括了數個微型構件，且至少部分之此些 假構件分別具有組成此微型構件之一上視情形。於部分實施例中，至少一部分之疊對記號具有一特定上視輪廓，且至少部分之假構件集合地形成了相似於疊對記號之此部之上視輪廓之一上視輪廓。
本發明係包括了上述範例之多種變化情形。舉例來說，如前所述，基於簡化及較易了解本發明之概念之目的，前述揭露之實施例係經過簡化。亦可考慮此些低於解析度之假構件之尺寸、間距、形狀、圖案之數量、圖案之區域等之任一組合情形。於部分實施例中，可將一假構件分成數個假構件。於部分實施例中，可將一疊對記號(例如外部盒狀物)分成形成疊對記號之多個材料構件。亦可考慮在此所述之範例之任一組和情形。
本發明之目的係關於一種裝置。此裝置包括：一疊對記號，形成於一基板上；以及複數個假構件，形成於該疊對記號的附近，其中；該些假構件之每一尺寸係少於可為一對準檢測器所能檢測之一最小臨界值；以及一最小距離，分隔該疊對記號及其最近之該假構件，該最小距離係相關於形成該疊對記號之一半導體製造技術世代所能達成之一最小間距。
於部分實施例中，該些假構件係由分別少於0.085微米之數個假元件所形成。
於部分實施例中，該些假構件係依照一大體對稱方式而設置並環繞該疊對記號。
於部分實施例中，該些假構件之每一尺寸係分別相關於其相距該疊對記號之一距離。
於部分實施例中，該些假構件之該些尺寸於越接近該疊對記號時更為減少。
於部分實施例中，該疊對記號包括一內部盒狀物以及環繞該內部盒狀物之一外部盒狀物；該些假構件之一第一子集合，環繞該內部盒狀物；該些假構件之一第二子集合，位於該內部盒狀物之外但為該外部盒狀物所環繞；以及該些假構件之一第三子集合，位於該外部盒狀物之外且環繞該外部盒狀物。
於部分實施例中，該疊對記號包括數個微型元件；以及至少該些假構件之部分從上視觀之分別具有相似於該些微型元件之一之一形狀。
於部分實施例中，該疊對記號之至少一部具有預先定義之一上視輪廓；以及該些假構件之至少數個共同地形成相似於該疊對記號之該至少一部之該上視輪廓之一上視輪廓。
於部分實施例中，該對準檢測器係於一對準製程中光學地掃描該疊對記號之用。
依據本發明之另一目的係關於一種半導體製作中之對準機構。此對準機構包括：一疊對記號，設置於一基板上，該疊對記號包括複數個子構件；以及複數個假構件，設置並鄰近該疊對記號，其中：該些假構件具有少於用於檢測該疊對記號之一疊對記號檢測器之一解析度之數個尺寸；一最小距離，位於該疊對記號與該些假構件之間，約等於一半導體製程技術節點下所能達成之一最小間距；至少部分之該些假構件具有相似於該疊對記號之該些子構件之上視輪廓；以及至少該些假構 件之一子集合構成了相似於該疊對記號之一整體上視輪廓。
於部分實施例中，該最小距離係大體相同於該最小間距。
於部分實施例中，該些假構件係相對於該疊對記號而大體對稱地設置。
於部分實施例中，該些假構件之尺寸係依照該些假構件相對於該疊對記號之一位置之一函數關係而變化。
於部分實施例中，該疊對記號包括設置於該一第二盒狀物內之一第一盒狀物；以及該些假構件係設置於該第一盒狀物內，且位於該第一盒狀物與該第二盒狀物之間，以及位於該第二盒狀物之外。
本發明之又一目的係關於一種半導體裝置之製造方法。此半導體裝置之製造方法包括：形成一疊對記號於一基板上及鄰近該疊對記號之數個假構件，其中：該些假構件分別具有低於於一對準製程中用於光學地掃描該疊對記號之一對準檢測器之一解析度；以及一最小距離，分隔該疊對記號與其最接近之假構件，該最小距離係與形成此疊對記號之一半導體製程技術世代之一最小間距有關。
於部分實施例中，該些假構件係由具有分別小於約0.085微米之數個元件所組成。
於部分實施例中，該些假構件係依照大體對稱方式而環繞該疊對記號。
於部分實施例中，該些假元件之每一尺寸係與其距該疊對記號之一距離有關。
於部分實施例中，該疊對記號包括複數個微型元件；以及至少該疊對記號之數個部分於上視情形中具有相似於該些微型元件之一形狀。
於部分實施例中，至少該疊對記號之一部具有一預先定義之上視輪廓；以及至少部分之該些假元件集合地形成了相似於該疊對記號之該部之該上視輪廓之一上視輪廓。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
130‧‧‧晶圓
140‧‧‧疊對記號
140A‧‧‧外部盒狀構件
140B‧‧‧內部盒狀構件
150A、150B、150C、150D‧‧‧假構件
170‧‧‧最小距離

Claims (10)

  1. 一種裝置，包括：一疊對記號，形成於一基板上；以及複數個假構件，形成於該疊對記號的附近，其中；該些假構件之每一尺寸係少於可為一對準檢測器所能檢測之一最小臨界值；以及一最小距離，分隔該疊對記號及其最近之該假構件，該最小距離係相關於形成該疊對記號之一半導體製造技術世代所能達成之一最小間距。
  2. 如申請專利範圍第1項所述之一種裝置，其中該些假構件係由分別少於0.085微米之數個假元件所形成。
  3. 如申請專利範圍第1項所述之一種裝置，其中該些假構件係依照一大體對稱方式而設置並環繞該疊對記號。
  4. 如申請專利範圍第1項所述之一種裝置，其中：該疊對記號包括一內部盒狀物以及環繞該內部盒狀物之一外部盒狀物；該些假構件之一第一子集合，環繞該內部盒狀物；該些假構件之一第二子集合，位於該內部盒狀物之外但為該外部盒狀物所環繞；以及該些假構件之一第三子集合，位於該外部盒狀物之外且環繞該外部盒狀物。
  5. 如申請專利範圍第1項所述之一種裝置，其中：該疊對記號包括數個微型元件；以及至少該些假構件之部分從上視觀之分別具有相似於該 些微型元件之一之一形狀。
  6. 如申請專利範圍第1項所述之一種裝置，其中該疊對記號之至少一部具有預先定義之一上視輪廓；以及該些假構件之至少數個共同地形成相似於該疊對記號之該至少一部之該上視輪廓之一上視輪廓。
  7. 一種半導體製作中之對準機構，包括：一疊對記號，設置於一基板上，該疊對記號包括複數個子構件；以及複數個假構件，設置並鄰近該疊對記號，其中：該些假構件具有少於用於檢測該疊對記號之一疊對記號檢測器之一解析度之數個尺寸；一最小距離，位於該疊對記號與該些假構件之間，約等於一半導體製程技術節點下所能達成之一最小間距；至少部分之該些假構件具有相似於該疊對記號之該些子構件之上視輪廓；以及至少該些假構件之一子集合構成了相似於該疊對記號之一整體上視輪廓。
  8. 如申請專利範圍第7項所述之半導體製作中之對準機構，其中該些假構件係相對於該疊對記號而大體對稱地設置。
  9. 如申請專利範圍第7項所述之半導體製作中之對準機構，其中：該疊對記號包括設置於該一第二盒狀物內之一第一盒 狀物；以及該些假構件係設置於該第一盒狀物內，且位於該第一盒狀物與該第二盒狀物之間，以及位於該第二盒狀物之外。
  10. 一種半導體裝置之製造方法，包括：形成一疊對記號於一基板上及鄰近該疊對記號之數個假構件，其中：該些假構件分別具有低於於一對準製程中用於光學地掃描該疊對記號之一對準檢測器之一解析度；以及一最小距離，分隔該疊對記號與其最接近之假構件，該最小距離係與形成此疊對記號之一半導體製程技術世代之一最小間距有關。
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