TW201415581A - 一次性可編程儲存單元 - Google Patents

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Abstract

本發明涉及一次性可編程儲存單元。一種可編程儲存單元，包括厚氧化物隔離件電晶體；可編程薄氧化物抗熔絲，被設置為鄰近厚氧化物隔離件電晶體；以及第一和第二厚氧化物存取電晶體。厚氧化物隔離件電晶體以及第一和第二厚氧化物存取電晶體可以包括比可編程薄氧化物抗熔絲的氧化層厚的氧化層。可編程薄氧化物抗熔絲和厚氧化物隔離件電晶體可以被原生摻雜。第一和第二厚氧化物存取電晶體可以被摻雜從而具有標準閾值電壓特性。

Description

一次性可編程儲存單元
本申請主要涉及儲存設備，更具體地，涉及一次性可編程(OTP)儲存單元。
數據儲存領域包括易失性儲存器和非易失性儲存器。當從易失性儲存器電路上移除電源時，易失性儲存器會丟失所儲存的訊息。非易失性儲存器即使在移除電源之後，也會保留所儲存的訊息。某些非易失性儲存器設計允許重新編程，而其他設計僅允許一次性編程。
一次性可編程(OTP)儲存器表示一種非易失性儲存器，該非易失性儲存器通常通過打開熔絲以創建高阻抗連接或通過永久閉合抗熔絲以創建低阻抗連接來一次性編程。抗熔絲可以通過施加高電壓以破壞抗熔絲並創建低阻抗連接而被編程。
利用抗熔絲的OTP儲存單元繼編程之後可以表現出不可預測且寬的IV(電流-電壓)特性，因為抗熔絲斷裂部位位置可能隨設備的不同而不同。因此，需要一種表現出改進可預測性和改進IV特性的OTP儲存單元。
根據本發明的一個方面，提供了一種可編程儲存單元，包括：基板，包括原生摻雜注入區；厚氧化物隔離件電晶體，設置在所述原生摻雜注入區內的所述基板上；可編程薄氧化物抗熔絲，設置在與所述厚氧化物隔離件電晶體的第一側相鄰的所述基板上並位於所述基板的所述原生摻雜注入區內；以及第一厚氧化物存取 電晶體和第二厚氧化物存取電晶體，設置在所述基板上，所述第一厚氧化物存取電晶體設置在所述厚氧化物隔離件電晶體的第二側與所述第二厚氧化物存取電晶體之間。
其中，所述第一厚氧化物電晶體和所述第二厚氧化物電晶體設置在所述原生摻雜注入區外的所述基板上。
其中，所述第一厚氧化物電晶體和所述第二厚氧化物電晶體設置在所述基板的已受過標準閾值電壓注入處理的區域上。
其中，所述基板的除所述原生摻雜注入區之外的區域已受過標準閾值電壓注入處理。
其中，所述第一厚氧化物存取電晶體的汲極區用作所述厚氧化物隔離件電晶體的源極區。
其中，所述第一厚氧化物存取電晶體的源極區用作所述第二厚氧化物存取電晶體的汲極區。
其中，所述原生摻雜注入區的邊緣形成在所述第一厚氧化物存取電晶體的汲極區中。
其中，所述厚氧化物隔離件電晶體的閘極和所述抗熔絲並聯耦接至第一輸入端。
其中，所述第一厚氧化物存取電晶體的閘極和所述第二厚氧化物存取電晶體的閘極分別連接至第二輸入端和第三輸入端。
其中，所述可編程薄氧化物抗熔絲的氧化層具有第一厚度；以及所述厚氧化物隔離件電晶體、所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體中的每一個的氧化層具有大於所述第一厚度的第二厚度。
根據本發明的又一個方面，提供了一種可編程儲存單元，包括：可編程薄氧化物抗熔絲，具有第一端和第二端；厚氧化物隔離件電晶體，連接至所述可編程薄氧化物抗熔絲的所述第一端和所述第二端；第一厚氧化物存取電晶體，經由第一擴散區連接至所述厚氧化物隔離件電晶體；以及第二厚氧化物存取電晶體，經 由第二擴散區連接至所述第一厚氧化物存取電晶體，其中，所述可編程薄氧化物抗熔絲和所述厚氧化物隔離件電晶體具有與所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體不同的摻雜濃度。
其中，所述可編程薄氧化物抗熔絲和所述厚氧化物隔離件電晶體被原生摻雜。
其中，所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體被摻雜從而具有標準閾值電壓特性。
其中，所述第一擴散區用作所述厚氧化物隔離件電晶體的源極區和所述第一厚氧化物隔離件電晶體的汲極區。
其中，所述第二擴散區用作所述第一厚氧化物存取電晶體的源極區和所述第二厚氧化物存取電晶體的汲極區。
其中，所述可編程儲存單元進一步包括用作所述第二厚氧化物存取電晶體的源極區的第三擴散區。
其中：所述可編程薄氧化物抗熔絲的氧化層具有第一厚度；以及所述厚氧化物隔離件電晶體、所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體中的每一個的氧化層具有大於所述第一厚度的第二厚度。
根據本發明的另一方面，提供了一種可編程儲存單元，包括：可編程薄氧化物抗熔絲，連接至厚氧化物隔離件電晶體，所述可編程薄氧化物抗熔絲包括具有第一厚度的第一氧化層；第一厚氧化物存取電晶體，連接至所述厚氧化物隔離件電晶體；以及第二厚氧化物存取電晶體，連接至所述第一厚氧化物存取電晶體，其中，所述厚氧化物隔離件電晶體、所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體各自包括具有大於所述第一厚度的第二厚度的第二氧化層，其中，所述可編程薄氧化物抗熔絲和所述厚氧化物隔離件電晶體被原生摻雜，並且所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體被摻雜從而具有標準 閾值電壓特性。
其中，所述可編程儲存單元利用多個電壓來編程，所述多個電壓包括：編程電壓，施加至所述可編程薄氧化物抗熔絲和所述厚氧化物隔離件電晶體；第一電源電壓，施加至所述第一厚氧化物存取電晶體；第二電源電壓，施加至所述第二厚氧化物存取電晶體，所述編程電壓大於所述第一電源電壓，並且所述第一電源電壓大於所述第二電源電壓；以及接地電壓，施加至所述第二厚氧化物存取電晶體的源極區。
其中，所述可編程儲存單元利用多個電壓來讀取，所述多個電壓包括：讀取電壓，施加至所述可編程薄氧化物抗熔絲和所述厚氧化物隔離件電晶體；電源電壓，施加至所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體，其中，所述讀取電壓小於所述電源電壓；接地電壓，施加至所述第二厚氧化物存取電晶體的源極區；以及其中，所述可編程薄氧化物抗熔絲處的電壓電位被測量並與所施加的讀取電壓進行比較。
100‧‧‧儲存單元
108‧‧‧列線
110‧‧‧行線
112‧‧‧抗熔絲
114‧‧‧厚氧化物存取電晶體
116‧‧‧厚氧化物隔離件電晶體
200‧‧‧儲存單元
202‧‧‧基板
208‧‧‧列線
210‧‧‧行線
212‧‧‧抗熔絲
214‧‧‧電晶體
216‧‧‧隔離件電晶體
222‧‧‧汲極區
224‧‧‧源極區
226‧‧‧多晶矽閘極
228‧‧‧厚氧化層
230‧‧‧多晶矽層
232‧‧‧薄氧化層
234‧‧‧晶矽閘極
236‧‧‧厚氧化層
300‧‧‧儲存單元
308‧‧‧列線
310‧‧‧行線
312‧‧‧抗熔絲
314‧‧‧第一厚氧化物存取電晶體
316‧‧‧厚氧化物隔離件電晶體
340‧‧‧輸入端
342‧‧‧第二厚氧化物存取電晶體
400‧‧‧儲存單元
402‧‧‧基板
408‧‧‧列線
410‧‧‧行線
412‧‧‧抗熔絲
414‧‧‧第一厚氧化物存取電晶體
416‧‧‧厚氧化物隔離件電晶體
422‧‧‧源極/汲極區
424‧‧‧源極/汲極區
426‧‧‧多晶矽閘極
428‧‧‧厚氧化層
434‧‧‧閘極
436‧‧‧厚氧化層
440‧‧‧輸入端
442‧‧‧第二厚氧化物存取電晶體
444‧‧‧多晶矽閘極
446‧‧‧厚氧化層
448‧‧‧源極區
450‧‧‧薄氧化層的一側
500‧‧‧儲存單元
502‧‧‧基板
508‧‧‧列線
510‧‧‧行線
512‧‧‧抗熔絲
514‧‧‧第一厚氧化物存取電晶體
516‧‧‧厚氧化物隔離件電晶體
522‧‧‧汲極
540‧‧‧輸入端
542‧‧‧第二厚氧化物存取電晶體
550‧‧‧原生摻雜區域
552‧‧‧邊緣
600‧‧‧儲存單元陣列
601‧‧‧儲存單元
608、708‧‧‧列線
610‧‧‧行線
612‧‧‧抗熔絲
616‧‧‧隔離件電晶體
640‧‧‧輸入端
648‧‧‧源極
700‧‧‧儲存單元陣列
701‧‧‧儲存單元
714‧‧‧第一厚氧化物存取電晶體
740‧‧‧輸入端
742‧‧‧第二厚氧化物存取電晶體
748‧‧‧源極
並入本文並形成本說明書的一部分的附圖示出了本發明的實施方式，並且與描述一起進一步用來闡述實施方式的原理並使相關技術的技術人員能夠作出並使用所述實施方式。
圖1示出了傳統OTP儲存單元電路。
圖2示出了傳統OTP儲存單元截面。
圖3示出了根據本發明的示例性實施方式的示例性OTP儲存單元電路。
圖4示出了根據本發明的示例性實施方式的示例性OTP儲存單元截面。
圖5示出了根據本發明的示例性實施方式的示例性OTP儲存單元截面。
圖6示出了根據本發明的示例性實施方式的示例性OTP儲存 單元電路。
圖7示出了根據本發明的示例性實施方式的示例性OTP儲存單元電路。
將參照附圖對本發明的實施方式進行描述。元件首次出現的附圖通常用對應參考編號最左邊的數字表示。
在以下描述中，許多具體細節被闡述，以提供本發明實施方式的透徹理解。然而，對本領域技術人員來說顯而易見的是，可以實施包括本文描述的實施方式的結構、系統和方法的實施方式而不需要這些具體細節中的一種或多種。
本公開涉及一次性可編程(OTP)儲存器，更具體地涉及包括抗熔絲和一個或多個存取電晶體的OTP儲存單元。在未編程的狀態下，抗熔絲為防止電流流過抗熔絲和存取電晶體的開路。當被編程時，儲存單元的抗熔絲斷裂，從而通過斷裂部位在抗熔絲和一個或多個存取電晶體中形成導電通路。
圖1示出了一次性可編程(OTP)儲存單元100的傳統電路。儲存單元100可以包括列線108(COL)、可編程薄氧化物抗熔絲112、厚氧化物隔離件電晶體116、厚氧化物存取電晶體114和行線110(ROW)。儲存單元100基於抗熔絲112的狀態儲存一個比特的訊息。儲存單元100的狀態基於抗熔絲112是“被編程”(例如，抗熔絲112已經斷裂)或是“未編程”(例如，抗熔絲112尚未斷裂且保持開路)。儲存單元100被製造為處於未編程狀態並且只可以編程一次。即，一旦編程，儲存單元100就無法恢復到未編程狀態。
儲存單元100可以通過將編程電壓經由列線108施加給抗熔絲112和隔離件電晶體116的閘極，並將電源電壓經由行線110施加給存取電晶體114的閘極來編程。存取電晶體114的閘極上的電源電壓降低了存取電晶體114的源-汲阻抗，從而將抗熔絲112 通過存取電晶體114耦接至地面。
編程電壓是幅值足夠大以當列線拉至接地時使抗熔絲112斷裂的電壓，並且例如可以是大於5V的電壓。出於討論目的，編程電壓例如大約可以為5.4V。施加給存取電晶體114的閘極的電源電壓例如大約可以為1.8V。施加的電壓不應限於此，且在不背離本發明的精神和範圍的情况下可以是對相關領域的技術人員來說顯而易見的任意電壓，所述任意電壓使得儲存單元100的編程而不會導致損壞儲存單元100和/或任意相鄰儲存單元。即，編程電壓必須具有足夠幅值以便在通過列線108施加時使抗熔絲112斷裂，但不可以具有導致相鄰儲存單元的抗熔絲斷裂的幅值。類似地，讀取電壓在讀取操作期間通過列線108施加時不可以具有足夠大以使相鄰儲存單元的抗熔絲斷裂的幅值。
隔離件電晶體116的閘極上的編程電壓降低了存取電晶體114的汲極與抗熔絲112之間的阻抗。電源電壓是置於存取電晶體114的閘極上的電壓，其降低了存取電晶體114的源-汲阻抗。結果，抗熔絲112分別通過隔離件電晶體116和存取電晶體114耦接至地面。抗熔絲112上產生的電壓電位足以使抗熔絲112斷裂，從而將抗熔絲112置於低阻抗狀態(例如，編程狀態)下。
儲存單元100可以通過將讀取電壓經由列線108施加給抗熔絲112和隔離件電晶體116的閘極，並將電源電壓經由行線110施加給存取電晶體114的閘極來讀取。存取電晶體114的閘極上的電源電壓降低了存取電晶體114的源-汲阻抗。類似地，隔離件電晶體116的閘極上的讀取電壓降低了隔離件電晶體116的阻抗。編程後的抗熔絲112由此通過隔離件電晶體116和存取電晶體114耦接至地面。讀取電壓例如大約可以為1.1-1.4V。然而，讀取電壓不應限於此，且在不背離本發明的精神和範圍的情况下可以是對相關領域的技術人員來說顯而易見的任意電壓，所述任意電壓可以導致對儲存單元100進行讀取而不會不導致損壞儲存 單元100和/或任意相鄰儲存單元且不會在不使抗熔絲112斷裂。
如果抗熔絲112未被編程(例如，抗熔絲112為開路)，並且因為抗熔絲112上所得的讀取電壓電位在讀取過程中不足以使抗熔絲112斷裂，列線108將保持在讀取電壓電位，從而指示未編程狀態。相反，如果抗熔絲112已經被編程，則列線108將通過隔離件電晶體116和存取電晶體114拉至接地。因此，列線108上的電位將充分降至讀取電壓以下以指示編程狀態。具體地，列線108上的電位將降至隔離件電晶體116的切換閾值，在一個示例性實施方式中，該切換閾值大約可以為0.7V。
圖2示出了可以由圖1中所示的OTP儲存單元100的電路表示的傳統OTP儲存單元200的截面圖。
儲存單元200可以包括列線208(COL)、可編程薄氧化物抗熔絲212、厚氧化物隔離件電晶體216、厚氧化物存取電晶體214和行線210(ROW)。這些元件分別對應於圖1中的儲存單元100中的列線108、可編程薄氧化物抗熔絲112、厚氧化物隔離件電晶體116、厚氧化物存取電晶體114和行線110。可編程薄氧化物抗熔絲212、厚氧化物隔離件電晶體216和厚氧化物存取電晶體214可以形成在基板202上。儲存單元200還可以包括源極區224和汲極區222，源極區224和汲極區222是形成在基板202內的擴散區。
如圖2所示，抗熔絲212可以靠近(例如，大致接近)隔離件電晶體216的一側，而存取電晶體214的汲極區222可以靠近隔離件電晶體116的相對側。尤其是，汲極區222可以是存取電晶體214的汲極並且還可以是隔離件電晶體216的源極。
在本發明的示例性實施方式中，抗熔絲212包括基板202上的多晶矽層230和薄氧化層232。薄氧化層232可以具有例如大約20埃(Å)的厚度。
在本發明的示例性實施方式中，隔離件電晶體216包括多晶 矽閘極234、厚氧化層236和汲極區222。厚氧化層236可以具有例如大約40-70Å的厚度。值得注意的是，薄氧化層232明顯比厚氧化層236薄，並因此被設計為在編程電壓(例如，5V)下斷裂，而氧化層236保持完好無損。此外，閘極234和厚氧化層236設置在基板202上，而汲極區222是基板202中的擴散區。
在本發明的示例性實施方式中，存取電晶體214包括多晶矽閘極226、厚氧化層228、源極區224和汲極區222。多晶矽閘極226和厚氧化層228形成在基板202上，而源極區224和汲極區222是基板202中的擴散區。此外，厚氧化層228可以具有例如大約40-70Å的厚度。
雖然上述示例性實施方式的層230、閘極234和閘極226被描述成多晶矽，但不限於此材料，因為可以使用在不背離本發明的精神和範圍的情况下對相關領域的技術人員來說顯而易見的不同材料。在上述示例性實施方式中，基板202可以包括矽。然而，基板202的組成不限於矽且可以使用在不背離本發明的精神和範圍的情况下對相關領域的技術人員來說顯而易見的不同基板材料。
圖3示出了根據本發明的示例性實施方式的一次性可編程(OTP)儲存單元300的示例性電路。儲存單元300類似於圖1中所示的儲存單元100，並且包括第二厚氧化物存取電晶體342。第二厚氧化物存取電晶體342為儲存單元300提供額外電壓保護的好處。
儲存單元300可以包括列線308(COL)、可編程薄氧化物抗熔絲312、厚氧化物隔離件電晶體316、第一厚氧化物存取電晶體314、第二厚氧化物存取電晶體342、行線310(ROW)和輸入端340。儲存單元300基於抗熔絲312的狀態儲存一個比特的訊息。儲存單元300的狀態基於抗熔絲312是“編程”(例如，抗熔絲312已經斷裂)或是“未編程”(例如，抗熔絲312尚未斷裂且保 持開路)。儲存單元300被製造為處於未編程狀態並且只可以編程一次。即，一旦編程，儲存單元300就無法恢復到未編程狀態。
儲存單元300可以通過將編程電壓經由列線308施加給抗熔絲312和隔離件電晶體316的閘極，將第一電源電壓經由行線310施加給第一厚氧化物存取電晶體314的閘極並將第二電源電壓經由輸入端340施加給第二厚氧化物存取電晶體342的閘極來編程。編程電壓是幅值足夠大以當列線308拉至接地時使抗熔絲312斷裂的電壓，並且例如可以是大於5V的電壓。出於討論目的，編程電壓例如大約可以為5.4V。施加給第一厚氧化物存取電晶體314的閘極的第一電源電壓例如大約為3.6V。施加給第二厚氧化物存取電晶體342的閘極的第二電源電壓例如大約為1.8V。施加的電壓不應限於此，且在不背離本發明的精神和範圍的情况下可以是對相關領域的技術人員來說顯而易見的任意電壓，所述任意電壓可以導致對儲存單元300進行編程而不會導致損壞儲存單元300和/或任意相鄰儲存單元。即，編程電壓必須具有足夠幅值以便在通過列線308施加時使抗熔絲312斷裂，但不可以具有導致相鄰儲存單元的抗熔絲斷裂的幅值。類似地，讀取電壓在讀取操作期間通過列線308施加時不可以具有足夠大以使相鄰儲存單元的抗熔絲斷裂的幅值。
隔離件電晶體316的閘極上的編程電壓充分導通電晶體並由此降低存取電晶體314的汲極與抗熔絲312之間的阻抗。置於第一和第二厚氧化物存取電晶體314和342的閘極上的電源電壓充分導通電晶體並由此降低第一和第二厚氧化物存取電晶體314和342的源-汲阻抗。結果，抗熔絲312通過隔離件電晶體316，並通過第一和第二厚氧化物存取電晶體314和342耦接至地面。抗熔絲312上的所得電壓電位足以使抗熔絲312斷裂，從而將抗熔絲312置於低阻抗狀態(例如，編程狀態)下。
儲存單元300可以通過將例如大約1.1V至1.4V的讀取電壓 施加給抗熔絲312，並將第二電源電壓(例如，1.8V)分別經由行線310和輸入端340施加給第一和第二厚氧化物存取電晶體314和342而被讀取。第一和第二厚氧化物存取電晶體314和342的閘極上的電源電壓充分導通電晶體並由此分別降低存取電晶體314和342的源-汲阻抗。類似地，隔離件電晶體316的閘極上的讀取電壓降低了隔離件電晶體316的阻抗。編程後的抗熔絲312由此通過隔離件電晶體316和存取電晶體314和342耦接至地面。
如果抗熔絲312未被編程(例如，抗熔絲312為開路)，並且因為抗熔絲312上的所得讀取電壓電位在讀取過程中不足以使抗熔絲312斷裂，列線308將保留在所施加的電壓電位(例如，1.1V至1.4V)，由此指示未編程狀態。相反，如果抗熔絲312已經被編程，則列線308將通過隔離件電晶體316和存取電晶體314和342被拉至接地。因此，列線308上的電位將充分降至施加的讀取電壓以下以指示編程狀態。具體地，列線308上的電位將降至隔離件電晶體316的切換閾值，在一個示例性實施方式中，該切換閾值大約可以為0.7V。
圖4示出了本發明的示例性實施方式中的可以由圖3中所示的OTP儲存單元300的示例性電路表示的示例性OTP儲存單元400的截面圖。
儲存單元400可以包括列線408(COL)、可編程薄氧化物抗熔絲412、厚氧化物隔離件電晶體416、第一厚氧化物存取電晶體414、第二厚氧化物存取電晶體442、行線410(ROW)和輸入端440。儲存單元400基於抗熔絲412的狀態儲存一個比特的訊息。這些元件分別對應於圖3中的儲存單元300中的列線308、可編程薄氧化物抗熔絲312、厚氧化物隔離件電晶體316、第一厚氧化物存取電晶體314、第二厚氧化物存取電晶體342、行線310和輸入端340。可編程薄氧化物抗熔絲412、厚氧化物隔離件電晶體416和第一和第二厚氧化物存取電晶體414和442可以形成在基板402 上。儲存單元400還可以包括源極/汲極區422，424和448，源極/汲極區422，424和448是形成在基板202內的擴散區。
如圖4所示，抗熔絲412可以靠近(例如，大致接近)隔離件電晶體416的一側，而第一厚氧化物存取電晶體414的汲極區422可以靠近隔離件電晶體416的相對側。尤其是，汲極區422可以用作存取電晶體414的汲極並且還可以用作隔離件電晶體416的源極。第一厚氧化物存取電晶體414可以相對於隔離件電晶體416靠近汲極區422的相對側，而第一厚氧化物存取電晶體414的源極區424可以靠近厚氧化物存取電晶體414的相對側。尤其是，源極區424可以用作第一厚氧化物存取電晶體414的源極並且還可以用作第二厚氧化物存取電晶體442的汲極。第二厚氧化物存取電晶體442的源極區448可以相對於厚氧化物存取電晶體442的汲極區424靠近厚氧化物存取電晶體442的相對側。
在本發明的示例性實施方式中，抗熔絲412包括形成在基板402上的多晶矽層430和薄氧化層432。薄氧化層432可以具有例如大約20埃(Å)的厚度。
在本發明的示例性實施方式中，隔離件電晶體416包括多晶矽閘極434、厚氧化層436和汲極區422。厚氧化層436可以具有例如大約40-70Å的厚度。此外，多晶矽閘極434和厚氧化層436形成在基板402上，而源極區422是基板402中的擴散區。
在本發明的示例性實施方式中，第一厚氧化物存取電晶體414包括多晶矽閘極426、厚氧化層428、源極區424和汲極區422。多晶矽閘極426和厚氧化層428形成在基板402上，而源極區424和汲極區422是基板402中的擴散區。此外，厚氧化層428可以具有例如大約40-70Å的厚度。
在本發明的示例性實施方式中，第二厚氧化物存取電晶體442包括多晶矽閘極444、厚氧化層446、汲極區424和源極區448。多晶矽閘極444和厚氧化層446形成在基板402上，而汲極424 和源極448是基板402中的擴散區。此外，厚氧化層446可以具有例如大約40-70Å的厚度。
雖然上述示例性實施方式的層430、閘極434、閘極426和閘極444包括多晶矽，但不限於此材料，且可以使用在不背離本發明的精神和範圍的情况下對相關領域的技術人員來說顯而易見的不同材料。在上述示例性實施方式中，基板402可以包括矽。然而，基板402的組成不限於矽且可以使用在不背離本發明的精神和範圍的情况下對相關領域的技術人員來說顯而易見的不同基板材料。
通過將隔離件電晶體416插入抗熔絲412與第一厚氧化物存取電晶體414之間有益地使儲存單元400的編程實例的IV(電流-電壓)特性更均勻。隔離件電晶體416確保薄氧化層432的斷裂部位與汲極區422之間的最小距離。不管斷裂部位是出現在薄氧化層432的一側450上還是相對於隔離件電晶體416出現在薄氧化層432的相對側452上，由隔離件電晶體416强加的至汲極區422的額外緩衝距離明顯降低了由此產生的斷裂部位的位置的影響，並因此增加編程儲存單元400的IV特性的均勻性。換句話說，隔離件電晶體416的橫向距離降低了可能改變斷裂部位的位置的影響。此外，第二厚氧化物存取電晶體442的增設提供增加電壓保護的好處。IV特性和電壓保護的改善會導致儲存單元400的編程確定性和壽命增加。
圖5示出了根據本發明的示例性實施方式的示例性OTP儲存單元500的截面圖。OTP儲存單元500類似於儲存單元400，但包括原生摻雜區域(Natively-doped region)550。
除了原生摻雜區域550之外，儲存單元500還可以包括列線508(COL)、可編程薄氧化物抗熔絲512、厚氧化物隔離件電晶體516、第一厚氧化物存取電晶體514、第二厚氧化物存取電晶體542、行線510(ROW)和輸入端540。這些元件分別對應於圖4 中的列線408、可編程薄氧化物抗熔絲412、厚氧化物隔離件電晶體416、第一厚氧化物存取電晶體414、第二厚氧化物存取電晶體442、行線410和輸入端440。因此，已經省略這些類似元件的描述。
原生摻雜區域550是基板502的覆蓋有原生注入掩膜的區域，並因此沒有受到通常對基板502執行的注入處理的區域(例如，原生摻雜區域550是基板502的非摻雜區域)。換句話說，原生摻雜區域550可以是基板502的非摻雜區域，而基板502的未覆蓋有原生注入掩膜的區域受到了注入處理(即，這些其他區域是摻雜區域)。原生摻雜區域550位於基板502的其上形成有可編程薄氧化物抗熔絲512和厚氧化物隔離件電晶體516的區域中下方。即，可編程薄氧化物抗熔絲512和厚氧化物隔離件電晶體516設置在基板502的原生摻雜區域550上。更具體地，可編程薄氧化物抗熔絲512和厚氧化物隔離件電晶體516設置在基板502的表面上，以便位於由原生摻雜區域550限定的區域“印記(footprint)”之內。如圖5所示，原生摻雜區域550可以延伸超過基板502的在可編程薄氧化物抗熔絲512和厚氧化物隔離件電晶體516正下方的區域。例如，原生摻雜區域550可以延伸為包括汲極522的一部分。另外地或可選地，原生摻雜區域550可以延伸為包括基板502的超過與厚氧化物隔離件電晶體516相對的可編程薄氧化物抗熔絲512的一側的部分，如邊緣552所示。
基板502的沒有包括在原生摻雜區域550中的區域可以利用標準閾值電壓注入過程來摻雜，在不背離本發明的精神和範圍的情况下這對相關領域的技術人員來說是顯而易見的。例如，基板502的沒有包括早原生摻雜區域550中的區域可以進行摻雜注入處理，從而為這些區域產生標準閾值電壓特性。
通過包括原生摻雜區域550有益地使儲存單元500的編程實例的IV(電流-電壓)特性更均勻。具體地，原生摻雜區域550， 及其設置，提供儲存單元500的更均勻的閾值和反向擊穿電壓。
圖6示出了在本發明的示例性實施方式中受到編程處理的包括示例性OTP儲存器601的示例性OTP儲存單元陣列600。儲存單元601類似於圖3至圖5中所示的示例性儲存單元，其包括第二厚氧化物存取電晶體(例如，圖5的第二厚氧化物存取電晶體542)。要注意的是，為了便於示出，抗熔絲612和隔離件電晶體616在圖6中被表示為單個組件612/616。
在編程操作期間，施加給儲存單元陣列內的每個儲存單元的各個組件的電壓的組合，或缺少電壓，確定當前編程儲存單元。例如，為了編程儲存單元陣列的儲存單元601，編程電壓(例如，大約5.4V)通過列線608施加給隔離件電晶體616的閘極和抗熔絲612，第一電源電壓(例如，大約3.6V)通過行線610施加給第一厚氧化物存取電晶體614的閘極，第二電源電壓(大約1.8V)通過輸入端640施加給第二厚氧化物存取電晶體642的閘極，並且第二厚氧化物存取電晶體642的源極648被拉至接地。
要注意的是，儲存單元陣列600的與儲存單元601位於同一行內的其他儲存單元也將具有施加給其各個隔離件電晶體和抗熔絲的相似電壓，以及至其各個第一和第二厚氧化物存取電晶體的相似電壓。然而，編程行中的這些其他儲存單元沒有受到編程處理，原因是其各個第二厚氧化物存取電晶體的源極被拉至第二電源電壓(例如，1.8V)而不是被拉至接地。
類似地，與儲存單元601同一行中的各個儲存單元的每一個的第二厚氧化物存取電晶體的源極也將被拉至接地。然而，編程列中的這些其他儲存單元沒有受到編程處理，原因是在這些儲存單元的每一個中，隔離件電晶體的閘極、抗熔絲、第一厚氧化物存取電晶體的閘極和第二厚氧化物存取電晶體的閘極被拉至接地而不是拉至編程電壓和電源電壓。
圖7示出了在本發明的示例性實施方式中受到讀取操作的包 括示例性OTP儲存單元701的示例性OTP儲存單元陣列700。儲存單元701類似於圖3至圖6中所示的示例性儲存單元，其包括第二厚氧化物存取電晶體。要注意的是，為了便於示出，抗熔絲712和隔離件電晶體716在圖7中被表示為單個組件712/716。
在讀取操作期間，施加給儲存單元陣列內的每個儲存單元的各個組件的電壓的組合，或缺少電壓，確定當前讀取儲存單元。例如，為了讀取儲存單元陣列的儲存單元701，讀取電壓(例如，大約1.1V至1.4V)通過列線708施加給隔離件電晶體716的閘極和抗熔絲712，第二電源電壓(例如，大約1.8V)通過行線710施加給第一厚氧化物存取電晶體714的閘極並通過輸入端740施加給第二厚氧化物存取電晶體742的閘極，並且第二厚氧化物存取電晶體742的源極748被拉至接地。
要注意的是，儲存單元陣列700的與儲存單元701位於同一行內的其他儲存單元也將具有施加給其各個隔離件電晶體和抗熔絲的相似電壓，以及至其各個第一和第二厚氧化物存取電晶體的相似電壓。然而，讀取行中的這些其他儲存單元沒有被讀取，原因是其各個第二厚氧化物存取電晶體的源極被拉至第二電源電壓(例如，1.8V)而不是被拉至接地。
類似地，與儲存單元700同一行中的各個儲存單元的每一個的第二厚氧化物存取電晶體的源極也將拉至接地。然而，讀取列中的這些其他儲存單元沒有被讀取，原因是在這些儲存單元的每一個的隔離件電晶體的閘極、抗熔絲、第一厚氧化物存取電晶體的閘極和第二厚氧化物存取電晶體的閘極被拉至接地而不是被拉至讀取電壓和電源電壓。此外，如圖7所示，讀取行中的沒有被讀取的儲存單元也可以具有施加給第一厚氧化物存取電晶體的閘極的第二電源電壓，同時第二電晶體的閘極被拉至接地(例如，第二存取電晶體斷開)。
上文在示出了實現指定功能及其關係的功能構建塊的幫助下 對本發明進行了描述。為了便於描述，本文任意限定了功能構建塊的範圍。只要適當執行指定功能及其關係就可以限定替代範圍。
在說明書中對“一個實施方式”、“某一實施方式”、“示例性實施方式”的參考表明所描述的實施方式可以包括特定特徵、結構或特性，但每個實施方式不一定包括所述特定特徵、結構或特性。此外，這樣措辭不一定參考相同實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，提出在本領域技術人員的知識範圍內以便結合其他實施方式來影響此特徵、結構或特性，無論是否明確描述。
實施方式可以在硬體(例如，電路)、固件、軟體或其任意組合中被實現。實施方式還可以實現為儲存在機器可讀介質上的指令，所述指令可以由一個或多個處理器讀取並執行。機器可讀介質可以包括儲存或傳輸呈機器(例如計算設備)可讀的形式的訊息的任何機構。例如，機器可讀介質可以包括只讀儲存器(ROM)、隨機存取儲存器(RAM)、磁盤儲存介質、光學儲存介質、閃存設備、電、光、聲或其他形式的傳播訊號(例如，載波、紅外線訊號、數位訊號等)等。此外，固件、軟體、例程、指令在本文中可以被描述成執行某些操作。然而，應理解，這樣的描述僅僅是為了方便起見，這樣的操作實際上是由計算設備、處理器、控制器或執行固件、軟體、例程、指令等的其他設備引起的。此外，實現變更中的任意實現變更可以由通用計算機來執行。
本文描述的示例性實施方式用於說明目的，而不是限制性的。其他示例性實施方式是可能的，且在本發明的精神和範圍內可以對示例性實施方式進行修改。因此，本說明書並不意味著限制本發明或申請專利範圍。此外，僅根據以下申請專利範圍及其等同物來確定本發明的範圍。
示例性實施方式的前述具體實施方式揭示本發明的一般性，使得在不背離本發明的精神和範圍的情况下，可以通過應用相關 領域的技術人員的知識，對各種應用比如示例性實施方式進行輕易的修改和/或改動，而無需進行不合理的實驗。因此，根據本文提出的教義和指導，這樣的改動和修改的目的在該含義和多個示例性實施方式的等同物之內。應理解，本文的措辭或術語的目的是描述，而不是限制，因此本說明書的術語或措辭必須由相關領域的技術人員根據本文的教義進行解釋。
結論
應理解，具體實施方式部分(而不是摘要部分)旨在用於對申請專利範圍進行解釋。摘要部分可以描述一個或多個示例性實施方式，但並不是所有示例性實施方式，因此，並非旨在以任何方式對本發明和所附申請專利範圍進行限制。
對相關領域的技術人員來說顯而易見的是，在不背離本發明的精神和範圍的情况下，在本發明中，可以對形式和細節進行各種改變。因此，本發明不應限於上述示例性實施方式中的任何一個，而僅根據以下申請專利範圍及其等同物進行限定。
300‧‧‧儲存單元
308‧‧‧列線
310‧‧‧行線
312‧‧‧抗熔絲
314‧‧‧第一厚氧化物存取電晶體
316‧‧‧厚氧化物隔離件電晶體
340‧‧‧輸入端
342‧‧‧第二厚氧化物存取電晶體

Claims (10)

  1. 一種可編程儲存單元，包括：基板，包括原生摻雜注入區；厚氧化物隔離件電晶體，設置在所述原生摻雜注入區內的所述基板上；可編程薄氧化物抗熔絲，設置在與所述厚氧化物隔離件電晶體的第一側相鄰的所述基板上並位於所述基板的所述原生摻雜注入區內；以及第一厚氧化物存取電晶體和第二厚氧化物存取電晶體，設置在所述基板上，所述第一厚氧化物存取電晶體設置在所述厚氧化物隔離件電晶體的第二側與所述第二厚氧化物存取電晶體之間。
  2. 根據請求項1所述的可編程儲存單元，其中，所述第一厚氧化物電晶體和所述第二厚氧化物電晶體設置在所述原生摻雜注入區外的所述基板上。
  3. 根據請求項2所述的可編程儲存單元，其中，所述第一厚氧化物電晶體和所述第二厚氧化物電晶體設置在所述基板的已受過標準閾值電壓注入處理的區域上。
  4. 根據請求項1所述的可編程儲存單元，其中，所述基板的除所述原生摻雜注入區之外的區域已受過標準閾值電壓注入處理。
  5. 根據請求項1所述的可編程儲存單元，其中，所述第一厚氧化物存取電晶體的汲極區用作所述厚氧化物隔離件電晶體的源極區。
  6. 根據請求項5所述的可編程儲存單元，其中，所述第一厚氧化物存取電晶體的源極區用作所述第二厚氧化物存取電晶體的汲極區。
  7. 根據請求項5所述的可編程儲存單元，其中，所述原生摻雜注入區的邊緣形成在所述第一厚氧化物存取電晶體的汲極區 中。
  8. 根據請求項1所述的可編程儲存單元，其中，所述厚氧化物隔離件電晶體的閘極和所述抗熔絲並聯耦接至第一輸入端。
  9. 一種可編程儲存單元，包括：可編程薄氧化物抗熔絲，具有第一端和第二端；厚氧化物隔離件電晶體，連接至所述可編程薄氧化物抗熔絲的所述第一端和所述第二端；第一厚氧化物存取電晶體，經由第一擴散區連接至所述厚氧化物隔離件電晶體；以及第二厚氧化物存取電晶體，經由第二擴散區連接至所述第一厚氧化物存取電晶體，其中，所述可編程薄氧化物抗熔絲和所述厚氧化物隔離件電晶體具有與所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體不同的摻雜濃度。
  10. 一種可編程儲存單元，包括：可編程薄氧化物抗熔絲，連接至厚氧化物隔離件電晶體，所述可編程薄氧化物抗熔絲包括具有第一厚度的第一氧化層；第一厚氧化物存取電晶體，連接至所述厚氧化物隔離件電晶體；以及第二厚氧化物存取電晶體，連接至所述第一厚氧化物存取電晶體，其中，所述厚氧化物隔離件電晶體、所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體各自包括具有大於所述第一厚度的第二厚度的第二氧化層，其中，所述可編程薄氧化物抗熔絲和所述厚氧化物隔離件電晶體被原生摻雜，並且所述第一厚氧化物存取電晶體和所述第二厚氧化物存取電晶體被摻雜從而具有標準閾值電壓特性。
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