TW201342812A - 用於結合錯誤編碼與調變方案之裝置及方法 - Google Patents

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Abstract

本文中闡述用於結合錯誤編碼與調變方案之方法及裝置。一或多個方法包含：使用線性錯誤校正碼來編碼資料；調變該經編碼資料；將該經調變資料寫入至記憶體；及使用一維特比(Viterbi)演算法及一線性錯誤校正碼解碼器來解碼該經寫入資料。

Description

用於結合錯誤編碼與調變方案之裝置及方法
本發明大體而言係關於半導體記憶體裝置及方法，且更特定而言，係關於用於結合錯誤編碼與調變方案之裝置及方法。
通常將記憶體器件提供為電腦或其他電子器件中之內部半導體積體電路。除其他外，亦存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻式記憶體(例如，RRAM)及快閃記憶體。
記憶體器件針對一廣泛範圍之電子應用用作揮發性及非揮發性資料儲存器件。快閃記憶體僅係一種類型之記憶體，其通常包括允許高記憶體密度、高可靠性及低電力消耗之若干個記憶體胞陣列。非揮發性記憶體可用於(舉例而言)個人電腦、可攜式記憶體條、固態磁碟機(SSD)、數位相機、蜂巢式電話、諸如MP3播放器之可攜式音樂播放器、電影播放器及其他電子器件中。
100‧‧‧計算系統
102‧‧‧主機
104‧‧‧記憶體系統/系統
106‧‧‧主機介面/介面
107‧‧‧錯誤編碼組件
108‧‧‧控制器
109‧‧‧調變組件
110-1至110-N‧‧‧記憶體器件
210‧‧‧快閃記憶體/記憶體
212-1‧‧‧主機資料
212-2‧‧‧經編碼主機資料Hk/經編碼主機資料/主機資料Hk
214‧‧‧線性錯誤校正碼編碼器/低密度同位檢查編碼器
216-1‧‧‧經編碼資料Uk/經編碼資料/二進制編碼資料/Uk/Uk資料
216-2‧‧‧Uk/資料
218‧‧‧預編碼器/組件
220‧‧‧功能方塊圖
222‧‧‧經預編碼資料
224‧‧‧運算子/組件
226‧‧‧多位階資料/三階資料Xk/資料
232‧‧‧所讀取資料
234‧‧‧維特比組件/組件
236‧‧‧低密度同位檢查解碼器
310‧‧‧記憶體
314‧‧‧低密度同位檢查編碼器
330‧‧‧格子/雙態格子
338-1‧‧‧狀態
338-2‧‧‧狀態
338-3‧‧‧狀態
342-1‧‧‧狀態
342-2‧‧‧狀態
342-3‧‧‧狀態
344-1‧‧‧路徑
344-2‧‧‧路徑
346-1‧‧‧路徑
346-2‧‧‧路徑
346-3‧‧‧路徑
346-4‧‧‧路徑
348-1‧‧‧路徑
348-2‧‧‧路徑
圖1係根據本發明之若干實施例呈包含至少一個記憶體系統之一計算系統之形式之一裝置之一方塊圖。
圖2係根據本發明之若干實施例圖解說明結合信號集擴展與低密 度同位檢查(LDPC)碼之一功能方塊圖。
圖3圖解說明根據本發明之若干實施例產生之一格子。
提供用於結合錯誤編碼與調變方案之裝置及方法。一種實例性方法可包含：使用線性錯誤校正碼來編碼資料；調變該經編碼資料；將該經調變資料寫入至記憶體；及使用一維特比演算法及一線性錯誤校正碼解碼器來解碼該經寫入資料。
可使用諸如博斯-查德胡里-霍昆格姆(BCH)碼之代數錯誤校正碼來校正快閃資料中之固定數目個錯誤。低密度同位檢查(LDPC)碼可勝過此等BCH碼。舉例而言，可藉助軟資料(例如，可靠性資訊)解碼LDPC碼。
隨著儲存密度增加，與讀取操作相關聯之信雜比(SNR)可減少，此可導致需要較強錯誤校正碼以(例如)防止讀取錯誤。用以增加SNR之一種方法包含(例如)經由格子編碼調變(TCM)的一信號集之擴展。舉例而言，該信號集之擴展可包含將二進制資料轉換為多位階資料。
本發明之實施例可藉由結合LDPC與TCM而提供增加之SNR。實施例亦可連同由一維特比組件產生之軟資料一起有效地使用由一解碼器產生之軟資料來增加SNR增益。
在本發明之以下詳細說明中，參考形成本發明之一部分之隨附圖式，且圖式中藉由圖解說明之方式展示可如何實踐本發明之一或多項實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例，且應理解，可利用其他實施例且可在不背離本發明之範疇之情況下做出程序、電及/或結構變化。如本文中所使用，指定符「N」指示，如此指定之特定特徵中之一或多者可與本發明之一或多項實施例包含在一起。
本文中之圖遵循此一編號慣例，其中第一個數字或前幾個數字 對應於圖式圖編號，且剩餘數字識別該圖式中之一元件或組件。不同圖式之間之類似元件或組件可藉由使用類似數字來識別。如將瞭解，本文中可添加、交換及/或去除該等各種實施例中所顯示之元件以便提供本發明之若干額外實施例。另外，圖中所提供之該等元件之比例及相對標度意欲圖解說明本發明之各種實施例且並非用於一限制意義。
圖1係根據本發明之若干實施例呈包含至少一個記憶體系統104之一計算系統100之形式之一裝置之一方塊圖。如本文中所使用，亦可將一記憶體系統104、一控制器108或一記憶體器件110單獨地視為一「裝置」。記憶體系統104可係(例如)一固態磁碟機(SSD)且可包含一主機(例如，實體)介面106、一控制器108(例如，一處理器及/或其他控制電路)及為記憶體系統104提供一儲存磁碟區之若干記憶體器件110-1、...、110-N(例如，諸如NAND快閃器件之固態記憶體器件)。在另一實施例中，記憶體系統104可簡單地係一單個記憶體器件。
如圖1中所圖解說明，控制器108可經由複數個通道耦合至主機介面106以及記憶體器件110-1、...、110-N，且可用以在記憶體系統104與一主機102之間傳送資料。介面106可呈一標準化介面之形式。舉例而言，當將記憶體系統104用於在一計算系統100中之資料儲存時，除其他連接器及介面外，介面106亦可係一串列進階技術附接(SATA)、高速周邊組件互連(PCIe)或一通用串列匯流排(USB)。然而，一般而言，介面106可提供用於在記憶體系統104與具有用於介面106之相容接收器之一主機102之間傳遞控制、位址、資料及其他信號之一介面。
除各種其他類型之主機外，主機102亦可係一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶體卡讀取器。主機102可包含一系統母板及/或底板且可包含若干記憶 體存取器件(例如，若干處理器)。主機102亦可係一記憶體控制器，諸如其中記憶體系統104係一記憶體器件(例如，具有一晶粒上控制器)。
控制器108可與該若干個記憶體器件110-1、...、110-N(在某些實施例中其可係一單個晶粒上之若干記憶體陣列)通信以除其他操作外控制資料讀取、寫入及擦除操作。在某些實施例中，控制器108可與該若干記憶體器件110中之任一者或全部在同一晶粒或一不同晶粒上。
雖然未具體地圖解說明，但在某些實施例中，針對將控制器108耦合至記憶體器件110-1、...、110-N之每一通道，控制器108可包含一離散記憶體通道控制器。控制器108可包含(舉例而言)呈硬體及/或韌體(例如，一或多個積體電路)及/或軟體之形式之若干組件用於控制對該若干記憶體器件110-1、...、110-N之存取及/或用於促進主機102與記憶體器件110-1、...、110-N之間的資料傳送。
如圖1之所圖解說明，控制器108可包含一錯誤編碼組件107(例如，諸如一錯誤校正碼(ECC)引擎之一編碼器)及一調變組件109(例如，供用於TCM中)。錯誤編碼組件107及調變組件109中之每一者可係諸如一特殊應用積體電路(ASIC)之離散組件或該等組件可反映藉由未必具有與控制器108之其他部分分離之一離散實體形式的控制器108內之電路提供之功能性。雖然在圖1中經圖解說明為控制器108內之組件，但錯誤編碼組件107及調變組件109中之每一者可在控制器108外部或具有位於控制器108內之若干組件及位於控制器108外部之若干組件。
錯誤編碼組件107可經組態以編碼自主機102接收且欲儲存於(例如，寫入至)諸如記憶體器件110-1、...、110-N之一記憶體上之資料(例如，使用者資料)。例如，可使用諸如一LDPC碼之一線性錯誤校 正碼來編碼使用者資料，如本文中更詳細地闡述。
經編碼資料可具有與之對應之一碼率。碼率可係指非冗餘之經編碼資料之比例。在本發明之若干實施例中，可將二進制編碼資料轉換為一多位階信號(例如，一個三階信號)。例如，可使用自兩個至三個之一信號集擴展，此可在無碼率損失之情況下增加三階域中之最靠近信號序列對之間的歐幾里德距離。
在若干實施例中，控制器108可經組態以：使用一線性錯誤校正碼編碼器來編碼二進制資料；使用一調變方案來將二進制資料轉換為多位階資料；將多位階資料寫入至記憶體；自記憶體讀取資料；及使用一維特比演算法來解碼所讀取資料；以及經由一線性錯誤校正碼解碼器來解碼藉由維特比演算法產生之硬資料及軟資料。可使用LDPC碼來編碼二進制資料，且用以轉換二進制資料之調變方案可包含TCM。維特比演算法可包含一軟式輸出維特比演算法(SOVA)，且線性錯誤校正碼解碼器可包含一LDPC解碼器。在若干實施例中，控制器108可經組態以在SOVA與LDPC解碼器之間反覆地互換軟資料。一SOVA可不同於一典型維特比演算法之處在於：其使用考量輸入符號之前機率之一經修改路徑度量，且產生指示一決策之一可靠性之一軟式輸出。本文中更詳細地闡述與控制器108相關聯之額外功能性。
該若干記憶體器件110-1、...、110-N可包含若干記憶體胞(例如，非揮發性記憶體胞)陣列。舉例而言，該等陣列可係具有一NAND架構之快閃陣列。然而，實施例並不限於一特定類型之記憶體陣列或陣列架構。可將該等記憶體胞分組(舉例而言)成包含若干實體頁之若干區塊。若干區塊可包含於一記憶體胞平面中且一陣列可包含若干平面。一項實例為，一記憶體器件可經組態以每頁儲存8 KB(千位元組)之使用者資料，每區塊128頁之使用者資料，每平面2048個區塊及每器件16個平面。
舉例而言，在操作中，可將資料作為一資料頁寫入至記憶體(例如，系統104之記憶體器件110-1、...、110-N)及/或將其自記憶體(例如，系統104之記憶體器件110-1、...、110-N)讀取。因此，可將一資料頁稱為記憶體系統之一資料傳送大小。sector可以稱為扇區(例如，主機扇區)之資料段將資料傳送至一主機(例如，主機102)/自一主機(例如，主機102)傳送資料。因此，可將一資料扇區稱為主機之一資料傳送大小。
雖然一資料頁可包含若干使用者資料位元組(例如，包含若干資料扇區之一資料有效負載)以及與其對應之後設資料，但一資料頁之一大小通常可僅指代使用者資料之位元組數目。作為一實例，具有4 KB之一頁大小之一資料頁可包含4 KB之使用者資料(例如，呈512 B之一扇區大小之8個扇區)以及若干位元組(例如，32 B、54 B、224 B等)之對應於使用者資料之後設資料。除對應於使用者資料之後設資料外，後設資料亦可包含完整性資料，諸如錯誤資料(例如，錯誤偵測及/或校正碼資料)及/或位址資料(例如，邏輯位址資料)。
圖2係根據本發明之若干實施例與結合信號集擴展(例如，TCM)與LDPC碼相關聯之一功能方塊圖220。與代數錯誤校正碼(例如，BCH碼)相比，LDPC碼可提供增加之錯誤校正能力且亦可連同(例如)軟資料一起予以解碼。
在若干實施例中，與使用僅LDPC或僅信號集擴展達成之SNR相比，結合LDPC碼與信號集擴展可導致SNR增益。舉例而言，在不經受信號集擴展之情況下以一給定速率之一單位階胞上之二進制LDPC碼可使SNR增加達約7倍而具有一給定碼率損失。類似地，已經受信號集擴展之以一相同或類似給定速率之非LDPC碼可使SNR增加達9倍而具有一相同或類似給定碼率損失。然而，在若干實施例中，已經受信號集擴展(例如，自二階至三階)之以一相同或類似給定速率之二進 制LDPC碼可使SNR增加達約18倍而具有一相同或類似給定碼率損失。
圖2圖解說明由一線性錯誤校正碼編碼器214(例如，一LDPC編碼器)接收之主機資料212-1(例如，二進制主機資料)Hk。經由LDPC編碼器214編碼主機資料212-1且將經編碼資料Uk 216-1提供至218。預編碼器218對經編碼資料216-1執行一預編碼操作。
作為一實例，該預編碼操作可係將二進制編碼資料(例如，Uk216-1)轉換為經預編碼資料222(例如，Vk)之一(1/(1 xor D)運算。由預編碼器218輸出之經預編碼資料Vk由一運算子224接收。運算子224可經由一(1+D)運算將二進制經預編碼資料Vk轉換為多位階資料226(例如，Xk)。因此，將信號集自二進制域(例如，二階)擴展至一多位階域(例如，三階)。作為一實例，可將Xk資料226(其可係Uk資料216-1之一個三階等效形式)寫入至記憶體(例如，快閃記憶體210)。
在實例性操作中，D可對應於一個單位之一延遲。舉例而言，在一操作中，yn=xn+x(n-1)，將一當前樣本xn添加至一先前樣本x(n-1)。此可由表達式(1+D)表示：彼「1」代表當下即時之樣本(xn)，且D代表一個單位之一延遲(例如，x(n-1))。
在圖2中所圖解說明之實例中，與TCM相關聯地利用(1/(1 xor D))預編碼操作與(1+D)運算之結合，此導致信號集擴展(例如，將二進制資料轉換為多位階資料)。信號集擴展可(例如)增加三階域中之最靠近信號序列對之間的一歐幾里德距離。在若干實施例中，可在無與LDPC相關聯之碼率損失之情況下達成信號集擴展。在信號集擴展(例如，TCM)期間，可產生可包含若干狀態(例如，一雙態三階格子)之一多位階格子，關於圖3進一步詳細地論述其一實例。
與多位階資料Xk相關聯之信號雜訊nk(例如，Xk+nk)可係自記憶體210讀取且經由一維特比組件234解碼。在若干實施例中，且如圖2 中所圖解說明，維特比組件234可係能夠產生對應於所讀取資料232之軟資料(例如，對數似然比(LLR))之一SOVA(例如，一雙態SOVA)。由維特比組件234產生之軟資料可包括LDPC碼位元連同對應於彼等LDPC碼位元之可靠性度量。可使用LLR來比較兩個模型(例如，一碼序列中之一「0」及一「1」)之一擬合。舉例而言，若一位元係一「0」之機率係0.7且一位元係「1」之機率係0.3，則LLR等於log(0.7/0.3)。
經解碼硬及軟資料Uk係自維特比組件234讀取且可使用一LDPC解碼器236予以進一步解碼。可將所得經解碼主機資料Hk 212-2提供至一請求實體(例如，諸如圖1中所展示之主機102之一主機)。在若干實施例中，與先前LDPC方法相比，例如，經解碼主機資料212-2包含一增加之SNR增益。
在若干實施例中，可引入將在維特比組件234與LDPC解碼器236之間的反覆軟資料互換以進一步精簡與Uk 216-2相關聯之軟資料。例如，LDPC解碼器236亦可產生軟資料(例如，LLR)。舉例而言，LDPC解碼器236可輸出具有主機資料Hk 212-2之軟資料，且可將此軟資料發送至維特比組件234供用於進一步解碼且然後發送回至LDPC解碼器236(例如，在一反覆程序中)。在若干實施例中，此反覆程序可持續直至與資料216-2相關聯之雜訊減小至(例如)一所要臨限位準。
圖3圖解說明可根據本發明之若干實施例中之一者產生之一格子330。作為一實例，格子330可係經由由諸如圖2中所展示之組件218及224之組件執行之操作產生。格子330係可用於一TCM調變方案(亦稱為格子調變)中之一雙態維特比格子(例如，狀態1及狀態0)。與其他調變方案相比，TCM可導致增加之傳輸效率。
在圖3中所圖解說明之實例中，可使用一LDPC編碼器314來編碼資料(例如，主機資料212-1)。經編碼資料可經受TCM以使得信號集 得以擴展(例如，自一個二進制域擴展至一個三階域)。例如，如連同圖2所闡述，可對自314輸出之資料執行一(1/(1 xor D))運算與一(1+D)運算之一結合，此可導致信號擴展及諸如格子330之一格子之產生。因此，雙態格子330中之兩個最靠近三階信號序列之間的一平方歐幾里德距離可係未經編碼三階信號序列之間的平方歐幾里德距離之兩倍。在若干實施例中，格子330之位階可包含約-4伏特至3伏特之電壓值。
格子330包含兩個狀態，包含「狀態0」(例如，狀態338-1、338-2及338-3)及「狀態1」(例如，狀態342-1、342-2及342-3)。如圖3中所圖解說明，狀態之間的每一線表示一序列路徑，且每一路徑標記有一位元(例如，一LDPC編碼器輸出位元)及一對應三階信號。舉例而言，路徑344-1及344-2指示具有一對應三階信號「0」之一位元「0」。類似地，舉例而言，路徑348-1及348-2指示位元「0」及對應三階信號「2」，而路徑346-1至346-4指示具有對應三階信號「1」之位元「1」。
由一狀態序列0-0-0形成之路徑邊緣上之一個三階標記序列可由0-0(例如，路徑344-1及344-2)給出，而由一狀態序列0-1-0形成之路徑邊緣上之一個三階標記序列可由1-1(例如，路徑346-1及346-2)給出。在此一實例中，兩個路徑之間的一平方歐幾里德距離等於2。舉例而言，(1-0)2+(1-0)2=2。其他路徑對在其間將總是具有更大距離。
格子330可包含與格子中之至少一個其他位階具有一特定關係之格子中之一位階。舉例而言，圖2之二進制使用者資料Uk 216可基於經由圖2之預編碼器218執行之一(1/(1 xor D))運算及由圖2之運算子224執行之一(1+D)運算而與三階資料Xk 226相關。與對應於彼此獨立之位階之未擴展信號集(例如，二階、三階或四階資料)相比，經由 此等運算達成之關係可導致對雜訊之穩健性(例如，SNR增益)。
在圖3中，路徑344-1、344-2、346-1、346-2、346-3、346-4、348-1及348-2之值表示Uk/Xk，其中Uk係諸如圖2中所展示之216-1之二進制資料且Xk係諸如圖2中所展示之資料226之經調變資料(例如，三階資料)。舉例而言，如本文中將進一步論述，路徑348-1具有一Uk值0、一Xk值2且標記為0/2。此等路徑可對應於由一位階序列採取之可能路徑，且與不具有路徑資訊之組件相比，此路徑資訊可由一維特比組件(例如，圖2中所展示之組件234)利用以識別由多位階資料在其通過格子330時使用之一路徑，從而導致維特比組件之增加之效能。
作為一實例，考量二進制使用者資料Uk={1 0 0 1 0 1 0 1 1...}由諸如圖2中所展示之預編碼器218之一預編碼器接收。藉由對Uk執行一特定運算(例如，一1/(1 xor D)運算)，可判定經預編碼資料Vk。舉例而言，Vk=xor(Uk,Vk-1)導致Vk={1 1 1 0 0 1 1 0 1...}。
對Vk利用一(1+D)運算子可導致3階資料Xk之產生。舉例而言，Xk=Vk+Vk-1以使得Xk={1 2 2 1 0 1 2 1 1...}。因此，在格子330之位階0、1與2之間(尤其在Uk與Xk之間)存在一關係，其中若Uk=1，則Xk=1。與具有彼此獨立之位階之記憶體胞相比，此關係導致增加之SNR增益。
在上文之實例中，若1之一偶數在Uk序列中於序列中之一特定點處經過，則0之一Uk值產生Xk=0，如在路徑344-1及344-2中。此可稱為一狀態0(例如，狀態338-1、338-2及338-3)。若1之一奇數在Uk序列中於序列中之一特定點處經過，則0之一Uk值產生Xk=2，如在路徑348-1及348-2中。此可稱為一狀態1(例如，狀態342-1、342-2及342-3)。
可將自TCM輸出之資料(例如，多位階資料)寫入至記憶體(例如，快閃記憶體)310且發送至一SOVA供用於解碼，如圖2之232處所 圖解說明。在若干實施例中，SNR增益可藉由對一格子(例如，格子330)使用一維特比演算法來依據自記憶體(例如，記憶體310)讀取之軟資料復原二進制LDPC碼而實現。該軟資料可包含對關於圖3所論述之三階信號(例如，Xk)之近似值。
雖然本文中已圖解說明及闡述特定實施例，但熟習此項技術者將瞭解，可以經計算以達成相同結果之一配置來替代所展示之特定實施例。本發明意欲涵蓋對本發明各種實施例之更改或變化。應理解，上文說明係以一說明性方式而非一限制性方式做出。在審閱上文說明後，熟習此項技術者旋即將明瞭上文實施例之組合與本文中未具體地闡述之其他實施例。本發明之各種實施例之範疇包含其中使用上文結構及方法之其他應用。因此，本發明之各種實施例之範疇應參考隨附申請專利範圍連同授權此等申請專利範圍之等效形式之全部範圍一起來判定。
在前述詳細說明中，出於簡化本發明之目的，將各種特徵一起分組於一單個實施例中。不應將本發明之此方法視為反映本發明之所揭示實施例必須使用比每一請求項中明確陳述之特徵多的特徵之一意圖。而是，如以下申請專利範圍反映，發明標的物在於少於一單個所揭示實施例之所有特徵。因此，以下申請專利範圍藉此併入詳細說明中，其中每一請求項獨立地作為一單獨實施例。
210‧‧‧快閃記憶體/記憶體
212-1‧‧‧主機資料
212-2‧‧‧經編碼主機資料Hk/經編碼主機資料/主機資料Hk
214‧‧‧線性錯誤校正碼編碼器/低密度同位檢查編碼器
216-1‧‧‧經編碼資料Uk/經編碼資料/二進制編碼資料/Uk/Uk資料
216-2‧‧‧Uk/資料
218‧‧‧預編碼器/組件
220‧‧‧功能方塊圖
222‧‧‧經預編碼資料
224‧‧‧運算子/組件
226‧‧‧多位階資料/三階資料Xk/資料
232‧‧‧所讀取資料
234‧‧‧維特比組件/組件
236‧‧‧低密度同位檢查解碼器

Claims (30)

  1. 一種用於操作一記憶體之方法，該方法包括：使用線性錯誤校正碼來編碼資料；調變該經編碼資料；將該經調變資料寫入至記憶體；及使用一維特比演算法及一線性錯誤校正碼解碼器來解碼該經寫入資料。
  2. 如請求項1之方法，其中編碼資料包含使用低密度同位檢查(LDPC)碼來進行錯誤編碼資料。
  3. 如請求項1之方法，其中調變該經編碼資料包含對該經編碼資料執行格子編碼調變(TCM)。
  4. 如請求項1之方法，其中執行一調變方案包含擴展該經編碼資料之一信號集。
  5. 如請求項3之方法，其中執行TCM包含產生一多位階格子。
  6. 如請求項5之方法，其中產生該多位階格子包含：使用一(1/(1 xor D))預編碼器操作來預編碼該經編碼資料；及對該經預編碼錯誤編碼資料執行一(1+D)運算，其中D對應於一個單位之一延遲。
  7. 如請求項3之方法，其中執行TCM包含將該經編碼資料自二進制資料轉換為多位階資料。
  8. 一種用於操作一記憶體之方法，該方法包括：自記憶體讀取資料；及使用一維特比演算法及一線性錯誤校正碼解碼器來解碼該所讀取資料，其中該所讀取資料係經調變資料且包含使用線性錯誤校正 碼編碼之資料。
  9. 如請求項8之方法，其中解碼該所讀取資料包含使用一軟式輸出維特比演算法(SOVA)及一LDPC解碼器來解碼該所讀取資料。
  10. 如請求項8之方法，其中解碼該所讀取資料包含產生軟資料及硬資料，且其中該軟資料包含對數似然比(LLR)。
  11. 如請求項9之方法，其中使用一SOVA及一LDPC解碼器來解碼該所讀取資料包含使用一雙態SOVA。
  12. 如請求項9之方法，其中使用一SOVA及一LDPC解碼器來解碼該所讀取資料包含使用該SOVA產生LLR。
  13. 一種用於操作一記憶體之方法，該方法包括：接收經低密度同位檢查(LDPC)編碼之二進制資料；經由格子編碼調變(TCM)將該經編碼二進制資料轉換為多位階資料；及將該多位階資料寫入至記憶體。
  14. 如請求項13之方法，其中轉換該經編碼二進制資料包含增加與該經編碼二進制資料相關聯之兩個最靠近之多位階序列之間的一平方歐幾里德距離。
  15. 如請求項13之方法，其中經由TCM將該經編碼二進制資料轉換為多位階資料包含產生一雙態三階格子。
  16. 如請求項15之方法，其中產生該雙態三階格子包含使用彼此相依之位階產生該三階格子。
  17. 如請求項13之方法，其中將該經編碼二進制資料轉換為多位階資料包含在無一LDPC碼率損失之情況下轉換該經編碼二進制資料。
  18. 如請求項13之方法，其中操作該記憶體包含自該記憶體讀取資料及將所讀取資料提供至一維特比組件及一LDPC解碼器。
  19. 一種用於操作一記憶體之方法，該方法包括：使用低密度同位檢查(LDPC)碼來編碼二進制資料；經由格子編碼調變(TCM)將該經編碼二進制資料轉換為三階資料；將該三階資料寫入至一記憶體；將自該記憶體讀取之資料提供至一維特比組件；及將由該維特比組件產生之軟資料及硬資料輸出提供至一LDPC解碼器。
  20. 如請求項19之方法，其中操作一記憶體包含自該LDPC解碼器產生軟資料且在該維特比組件與該LDPC解碼器之間反覆地互換該軟資料。
  21. 如請求項19之方法，其中在該維特比組件與該LDPC解碼器之間反覆地互換該軟資料包含反覆地互換對數似然比(LLR)。
  22. 如請求項19之方法，其中經由TCM轉換該經編碼二進制資料包含增加該經編碼二進制資料中之兩個最靠近之信號序列之間的一歐幾里德距離。
  23. 一種裝置，其包括：記憶體；一控制器，其耦合至該記憶體；一錯誤校正碼編碼器，其耦合至該控制器且經組態以編碼二進制資料；及一調變組件，其耦合至該控制器且經組態以藉由擴展該經編碼二進制資料之一信號集而調變該經編碼二進制資料；其中該控制器經組態以控制：將該經調變資料寫入至該記憶體；自該記憶體讀取該經調變資料；及 使用一維特比演算法來解碼該所讀取經調變資料。
  24. 如請求項23之裝置，其進一步包括耦合至該控制器且經組態以解碼藉由該維特比演算法產生之硬資料及軟資料之一線性錯誤校正碼解碼器。
  25. 如請求項23之裝置，其中該錯誤校正碼編碼器經進一步組態以使用低密度同位檢查(LDPC)碼來編碼二進制資料。
  26. 如請求項23之裝置，其中該調變組件經進一步組態以使用格子編碼調變(TCM)來擴展該信號集。
  27. 如請求項24之裝置，經組態以控制解碼硬資料及軟資料之該控制器包括經組態以控制使用一軟式輸出維特比演算法(SOVA)及一LDPC解碼器來解碼硬資料及軟資料之該控制器。
  28. 一種裝置，其包括：記憶體；及一控制器，其耦合至該記憶體且經組態以控制：使用一低密度同位檢查(LDPC)解碼器來編碼自一主機接收之二進制資料；及對該經編碼二進制資料執行格子編碼調變(TCM)。
  29. 如請求項28之裝置，其中該控制器經組態以控制使用一軟式輸出維特比演算法(SOVA)來解碼自該記憶體讀取之資料。
  30. 如請求項29之裝置，其中該控制器經進一步組態以：控制使用一LDPC解碼器來解碼藉由該SOVA產生之硬資料及軟資料；且控制在該SOVA與該LDPC解碼器之間反覆地互換該軟資料。
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