TW201044405A - Two pass erase for non-volatile storage - Google Patents

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201044405 六、發明說明： 【發明所屬之技術領域】 本發明係關於用於非揮發性儲存之技術。 【先前技術】 半導體記憶體愈來愈普遍地用於各種電子裝置中。舉例 而言’非揮發性半導體記憶體用於個人導航裝置、蜂巢式 電話、數位相機、個人數位助理、行動計算裝置、非行動 計算裝置及其他裝置中。電可抹除可程式化唯讀記憶體 (EEPROM)及快閃記憶體係最受歡迎的非揮發性半導體記 憶體。 ° EEPROM與快閃記憶體兩者皆利用一浮動閘極，該浮動 閘極定位於一半導體基板中之一通道區域上面並與該通道 區域絕緣。該浮動閘極及通道區域定位於源極區域與汲極 區域之間。一控制閘極提供於該浮動閘極上方並與該浮動 閘極絕緣。電晶體之臨限電壓由該浮動閘極上所保持之電 何量控制。亦即，在接通電晶體以准許其源極與汲極之間 的傳導之前所必須施加至控制閘極的最小電壓量由該浮動 閘極上的電荷位準控制。 某些EEPROM或快閃記憶體裝置具有稱為_ ΝΑΝ〇組態 之一組態，在該NAND組態中記憶體單元係分組為若干 NAND串’其中每一 NAND串與一位元線相關聯。當程式 化- EEPROM或快閃記憶體裝置（例如一 ναν〇快閃：憶體 裝置)時’通常向控制閘極施加—程式化電壓且將位元線 接地。來自通道之電子注入至該浮動閘極中。當電子在浮 147409.doc 201044405 動閘極中累積B守’ δ亥浮動開極變成帶負電荷，且記憶體軍 70之臨限電麼升高，以使得該記憶體單元處於一經程式化 狀態中。可在以下專利令發現更多關於程式化之資訊··標 題為 Source Slde Self Boosting Technique for Νοη-

Voladie Memory」之美國專利M59,397 ;標題為「仏⑽如§

Over Pr〇grammed Mem〇ryj 之美國專利 69i7 542 ;及標題 為「Programming Non_v〇iatile Mem〇ry」之美國專利 M88,758 ’所有三個所引述之專利皆以全文引用的方式併 〇 入本文中。 在諸多情形下，程式化電壓係作為一連举脈衝（稱為程 式化脈衝）施加至控制閘極，其中該等脈衝之量值隨著每 -脈衝增加。在程式化脈衝之間，執行—組―個或多個驗 也作業以確定正被程式化之（―個或多個）記憶體單元是否

已達到其目標位準。若一記憶體單元已達到其目標位準， 則停止對彼記憶體單元之程式化。若—記憶體單元尚未達 到其目標位準，則將繼續對彼記憶體單元之程式化。 在某些實施方案中，於程式化之前抹除該等記憶體單 元。可對整個記憶體陣列、對個別區塊或另一單元單位執 行抹除。在-個實施方案中，藉由將記憶體單元之P井升 高至-抹除電壓後達4夠時間週期來抹除__群組記憶體 單元。-抹除脈衝使該等記憶體f元之臨限電壓移向(或 超過）一抹除目標位準（其可係低於0伏）。在某些實施方案 中，在施加該抹除脈衝之i，執彳一抹除驗證作業以確定 該等記憶體單元之臨限電壓是否已至少達_抹除目標位 147409.doc 201044405 二使用-較高振福抹除脈衝隨著每一循環重複抹除脈衝 及抹除驗證直至抹除驗證通過為止。 在抹除該等記憶體單元之後，某些記憶體單元可係過度 =除的。亦即’某些記憶體單元之臨限電壓被推動超過目 払位準。舉例而言，該臨限電屋比所需要的更負。此外， 該等記憶體單元之臨限電壓之範圍可比所需要的寬，此可 =地影響稍後程式化之品質。為使抹除分佈變緊且對抗 ^又抹除’彳「軟程式化」該等記憶體單元，「軟程式 =係藉由增加經抹除記憶體單元之最低臨限電壓同時不 ::地增加經抹除記憶體單元之最高臨限電壓來壓縮臨限 έ分佈。軟程式化可以與切所闡述程式化類似之一方 式來執行’但❹具有比正常程式化低之電壓量值之程式 =衝。在—個實施方案中’在其中每—連續更高振福軟 “化脈衝後跟—軟程式化驗證作業之循環中執行該軟程 式化。 抹除s亥等記憶體單元及驗證該抹除之過程具有以下缺 .L包含所花費之時間量及所消耗之功率。在某些實施方 ’該等抹除脈衝中之每一者施偏 壓於記憶體裝置之實 ^刀口此，斜升至最終抹除電壓花費大量時間。舉例 而5 ’斜升至最終抹除電壓可花費數百微秒。此外，由於 $長持續日守間期間施加此高電壓脈衝，因此消耗大量功 在某二μ形下，需要藉由抹除驗證或軟程式化驗證進行 驗證之目標位準係-負值。在一個實施方案中，藉由將位 147409.doc 201044405 元線預放電至接地且然後向共同源極線施加一高於零之電 塵（例如，2.2V)來感測負臨限電慶。此致使電流自源極流 向位元線從而致使位元線朝向源極線電壓充電。當體效應 關斷-NAND鏈中之記憶體單元中之至少—者時，對位元 線之充電停止。使用此技術，可量測接近於·乘以體效 應因數（例如’ 2.2M.5，其中2.2V係卿幻5係體效應因 數)之負臨限電壓。然❿，一單個抹除驗證或軟程式化驗 證可花費約100微秒。 Ο Ο 用於感測一記憶體單元_之一負臨限電麼之另一種技術 係向5己憶體單TL之控制閘極施加—負電壓。然而，產生及/ 或遞送該等必需負電麼可係困難的。此外，欲產生之電塵 越負，產生該電壓即越困難。將負電壓遞送至字線可極為 困難，此乃因其在解碼器中可需要多於一種類型（η型對p 型）之電晶體。此可導致極大且昂貴之字線解碼器或甚至 無法匹配記憶體陣列之小間距之解碼器。 種用於增加效能之技術係藉由使用大抹除電壓步長大 小而使用較少抹除脈衝。舉例而言，不是隨著每一連續抹 除脈衝使抹除電壓脈衝升高〇.5伏，而是可使該抹除電壓 步進1.0伏。然而，使用大電壓步長大小可導致過度抹 除。在某些實施方案中，使用10伏之一步長大小可導致 過度抹除某些記憶體單元約1.0伏》在一個實施方案中， 藉助單個極高電壓抹除脈衝來完成抹除過程。然而，使 用單個極高量值抹除脈衝可導致極端過度抹除。 為在使用一單個抹除脈衝時校正該過度抹除，可使用大 147409.doc 201044405 量軟程式化脈衝。在一個實施方案中，使用約丨5至2〇個軟 程式化脈衝及軟驗證作業。由於每一軟程式化驗證可花費 約100微秒，因此在該軟程式化期間可使用大量時間。 【發明内容】 本文中揭示用於抹除非揮發性儲存裝置之技術。在一個 實施方案中，用一試驗抹除脈衝來抹除該等非揮發性儲存 裝置。然後，基於該試驗抹除脈衝之量值及關於該試驗抹 除之後的臨限電壓分佈所收集之資料確定一第二抹除脈衝 之-適合量值。然後，使用該第二抹除脈衝來抹除記憶體 單元。在-個實施方案中，在該第二抹除之後不驗證該等 記憶體單元之臨限電壓。可執行該第二抹除之後的軟程式 化但並非必需。若執行軟程式化，則可基於該試驗抹除 脈衝確定該軟程式化脈衝之量值。在—個實施方案中，在 该軟程式化之後不驗證該等記憶體單元之臨限電 =抹除脈衝之數目，節省時間及功率。此外，藉㈣定 除脈衝之一適當量值’可最小化或消除過度抹 夂此外，错由限制軟程式化脈衝之數目，節省時間及功 -個實施例包含用一第一抹除電壓 揮發性儲存元件之一笙A 耵群組之非 …Γ 抹除。在該第-抹除之後，該等 非揮發性儲存元件具有一臨限電备 分佈上之一夂考雷m 確疋该臨限電壓 .^ 少電壓。基於该第一抹除電壓及嗲I老雷厭 確定-第二抹除„ 及為參考電壓 之非揮發性辟存元件之^2除電物行對該群組 147409.doc 201044405 在個實施例中，基於今筮_ 電壓。在執彳…χ第一抹除電壓確定一軟程式化 件施加該軟程式化電麗。 料組之非揮發性錯存元 個實施例係一種用於操— 法。該方法包括程式化非揮發’：館存裝置之方 用一篦,, 褚存兀件具有某一臨限電壓。 第-抹除電壓來抹除該等 除電壓進行抹险夕銘沙— 且在用δ亥第抹 Ο 、 疋該等NAND串之一臨限電壓分佈 該電壓喊2電壓。基於該第—抹除電壓及該上尾上之 等NAND^。帛—抹除電壓。用該第二抹除電壓來抹除該 、、y個實施㈣-種用於操作—非揮發㈣存裝置之方 法— '方法包括預調節—群組之非揮發性儲存元件以促進 確疋與料组之非揮發性儲存元件在抹除該群組之非揮發 陡儲存7L件之後將具有的—抹除臨限值分佈之—上尾相關 聯之-臨限電壓。將該群組之非揮發性儲存S件抹除為具 有該上尾之該抹除臨限值分佈。在該程式化之後用-第一 抹除電壓來執行抹除。確定與該抹除臨限值分佈之該上尾 相關聯之該臨限電壓。基於被允許具有大於該群組中之其 他非揮發性儲存元件之臨限電㈣臨限電壓之—定數目個 «亥等非揮發性館存元件來定義該臨限電壓。基於該第一抹 除電壓及與該上尾相關聯之該臨限電壓確定一第二抹除電 壓。用該第二抹除電壓來抹除該群組之非揮發性儲存元 件。 147409.doc 201044405 與::了例性實施方案包含-群組之非揮發性儲存元件及 :該：：之非揮發性儲存元件通信之-個或多個管理； 發性儲存元件之:二Γ電壓來執行對該群組之非揮 該第 纟除、亥等非揮發性儲存元件由於 °" 未矛、而具有一臨限電壓分 限電壓分佈上之—參考—朦……里電路讀“臨 電壓及該參考電壓路基於該第一抹除 第2除電壓來執行對該群組之非揮發性儲存元件之 一採除。 不 及包括非揮發性儲存元件之複數個職D串 =了_串逯信之一管理電路的—非揮 存裝置。該㈣電路程式 NAND串以使得大# ^ $丨料70件U複數個 M 體上所有非揮發性儲存元件具有至少草 性儲：電t 4皆理電路用—第-抹除電壓來抹除非揮發 件之該複數個嶋串。該管理電路在用該第一 除之後確定非揮發性儲存元件之該複數個 MAND串之一臨限電壓 路基於該第-抹除電 —㈣。該管理電 除電壓。該管理電路第上之6亥電壓確定一第二抹 存元件之該複數個NAZ串弟—抹除電壓來抹除非揮發性儲 【實施方式】 一快閃記憶體系統之—個實例使用ΝΑΝ〇結構，其包含 串聯配置夹在兩個選摆 電晶體及該㈣擇ΖΓΓ個電㈣。該等串聯 1極％為一 NAND串。圖J係顯示一個 I47409.doc -10- 201044405 NAND串之一俯視圖。圖2係其一等效電路。圖1及圖2中所 繪示之NAND串包含四個電晶體100、102、104及106，其 等為串聯且夾在一第一（或汲極側）選擇閘極120與一第二 (或源極側）選擇閘極122之間。選擇閘極120經由位元線觸 - 點126將該NAND串連接至一位元線。選擇閘極122將該 . NAND串連接至源極線128。藉由向選擇線SGD施加適當電 壓來控制選擇閘極120。藉由向選擇線SGS施加適當電壓 來控制選擇閘極122。晶體管100、102、104及106中之每 〇 一者皆具有一控制閘極及一浮動閘極。舉例而言，電晶體 100具有控制閘極100CG及浮動閘極100FG。電晶體102包 含控制閘極102CG及一浮動閘極102FG。電晶體104包含控 制閘極104CG及浮動閘極104FG。電晶體106包含一控制閘 極106CG及一浮動閘極106FG。控制閘極100CG連接至字 線WL3，控制閘極102CG連接至字線WL2，控制閘極 104CG連接至字線WL1，且控制閘極106CG連接至字線 WL0。 〇 注意，雖然圖1及圖2顯示該NAND串中之四個記憶體單 元，但使用四個電晶體僅係作為一實例而提供。一 NAND • 串可具有少於四個之記憶體單元或多於四個之記憶體單 . 元。舉例而言，某些NAND串將包含8個記憶體單元、16個 記憶體單元、32個記憶體單元、64個記憶體單元、128個 記憶體單元等等。本文中之論述並不限於一 NAND串中任 一特定數目個記憶體單元。 用於使用一 NAND結構之一快閃記憶體系統之一典型架 147409.doc -11 - 201044405 構將包含數個NAND串。每一NAND串藉由其由選擇線SGS 控制之源極選擇閘極連接至源極線，且藉由其由選擇線 SGD控制之汲極選擇閘極連接至其相關聯位元線。每一位 兀線及經由一位元線觸點連接至彼位元線之各別nand串 構成s己憶體單元陣列之行。位元線由多個NAND串共享。 通常，位元線沿垂直於字線之一方向在該等NAND串之頂 部上延伸且連接至一個或多個感測放大器。 每一記憶體單元可儲存資料（類比或數位）。當儲存一個 數位資料位元時，將記憶體單元之可能臨限電壓範圍劃分 為兩個範圍，該兩個範圍被指派邏輯資料「丨」及「〇」。 = 類型㈣記憶體之―個實财，在抹除記憶體 早凡之後臨限㈣為負^定義為邏輯「1」。在程式化之 後臨限電壓為正且定義為邏輯「〇」。當臨限電壓為負且 藉由向控制閘極施加G伏來嘗試―讀取時，記憶體單元將 =通以指不正在儲存邏輯】。當臨限電壓為正且藉由向控 制問極施加0伏來嘗試―讀取作業時，記憶體單元將不合 接通’此指示儲存邏輯〇。 曰 在儲存多個資料位階之情形 八A皆粗仞舭+ & …跟限！：壓範匿 刀為貝科位階之數目。舉例而言， 一 念儲存四個資Sfl付 (兩個貢料位元），則將在 )則將存在指派給資料值「u , 1〇」、01」及「00」之四個臨限電懕ρ μ ^ ^ 限电壓範圍。在一ΝΑ: 矢員型ό己隐體之一個貧似Φ，A ,, 貧例中’在一祙除作 員且疋義4 11」。正臨限電壓用於「W 、厂

「〇〇」之資料狀態。若儲存八個 J 01 J 貝巩位階（或狀態）（例如 147409.doc -12- 201044405 對於三個資料位兀） 「001」、「010」、「011」、「1〇〇 「111」之八個臨限電壓範圍。 W將存在指派給資料值「〇〇〇 101 110」及 程式化至§己憶體單元中之資料盘兮留一 之間的具體關係相依於針對該等單元所電壓位準 案。舉例而言，美國專利第6,222 7 :::料編瑪方 ’ Z就及美國真丨由· 開案第2004/0255090號（此兩者皆 申^ ❹ Ο 王又Ή用的方式併入太 文中）闡述了用於多狀態快閃記悻 不 —μ〜 ％之各種資料編碼 方案。在一個貫施例中，使用—格φ α 格雷（Gray)碼指派將資料 值指派給該等臨限電壓範圍，以 、 電壓錯誤地移位至其相鄰實體狀之臨限 鄰貫體狀悲，則將僅影響一個位 在某些實施财，資料編碼方案可針對不同字線而改 變，資料編碼方案可隨時間而改變，或者可反轉或以其他 方式隨機化隨機字線之眘姻i 、

Mu減少資料型樣靈敏度及 甚至對記憶體單元之抹寫。 在下列美國專利/專利申請案中提供nand類型快閃記憶 體及其作業之相關實例，所有該等美國專利/專利申請案 =乂引用方式併入本文中··美國專利第5，別,⑴號；美國 利第5’774,397號；美國專利第6,046,935號；美國專利第 M56,528號；及美國專利公開案第仍細綱㈣傾。除 NAND之外’本文中之論述亦可應用於其他類型之快閃記 憶體以及其他類型之非揮發性記憶體。 矛、and &閃憶體之外，亦可使用其他類型之非揮發 性館存裝置。舉例而言，—所謂的TAN0S結構(由在一石夕 147409.doc •13- 201044405 基板上之TaN-Al2〇3_SiN_Si〇2之一堆疊層構成）亦可盘本發 明-起使用，該TAN0S結構基本上係使用電荷在—氮化物 層（替代-浮動閘極）中之陷獲之—記憶體單元。適用於快 閃EEPROM系統中之另一類型之記憶體單元利用—非傳導 介電材料取代-傳導浮動閘極來以—_發性方式儲存電 荷。此一單元闡述於Chan等人之一文章「八^如咖_

Transistor Oxide-Nitride-Oxide EEPROM Device」（IEEE

Electron Device Letters，卷 EDL_8，第 3期，i987年 3 月， ρρ· 93_95)中。由氧化石夕、氮化梦及氧化珍形成之一三層 電介質（「ΟΝΟ」）夾在記憶體單元通道上面之一傳導控制 閘極與-半傳導基板之一表面之間。藉由將來自單元通道 之電子注人至該氮化物中來程式化單元，#中電子被陷獲 並儲存於一有限區域中。然後，此所儲存之電荷以一可偵 測方式改變該單元之通道之一部分之臨限電壓。藉由將熱 電洞注入至該氮化物中來抹除記憶體單元。亦參見 等人之「A 1-Mb EEPR〇M with MON〇s Me_y CeU &

Semiconductor Disk APPlication」（IEEE J〇urnal 〇f s〇Ud_ State Circuits，卷 26，第 4期，1991 年 4 月，pp. 497·5()1)， 其闡述呈一分裂閘極組態之一類似記憶體單元，其中一經 摻雜多晶矽閘極延伸越過記憶體單元通道之一部分以形成 一單獨選擇電晶體。以上兩篇文章皆以全文引用的方式併 入本文中。在William D. Brown及joe E Brewer所編輯之

「Nonvolatile Semiconductor Memory Technology」（IEEE

Press，1998)之章節1.2中所提及之程式化技術亦在彼章節 147409.doc -14- 201044405 中闡述為適用於電介質電荷陷獲裝置，該文以引用方式併 入本文中亦可使用其他類型之記,(·咅I#裝詈。 圖3圖解說明可包含-個或多個或晶片212之 -非揮發性儲存裝置21〇。記憶體晶粒212包含—記憶體單 兀陣列（一維或二維）2〇〇、控制電路22〇以及讀取/寫入電路 230A及23GB。在-個實施例中，各種周邊電路對記憶體 陣列200之存取係以一對稱方式在該陣列之相對側上實· 施，以使得每一側上之存取線及電路之密度減半。讀取/ © 寫入電路230八及23⑽包含多個感測區塊mo，該等感測區 塊允許平行地讀取或程式化一記憶體單元頁。記憶體陣列 1 〇〇可經由列解碼器240八及240B藉由字線以及經由行解碼 器242A及242B藉由位元線來定址。在一典型實施例中， 一控制器244與一個或多個記憶體晶粒212包含於相同記憶 體裝置210(例如，一可抽換儲存卡或封裝）中。命令及資料 經由線232在主機與控制器244之間傳送且經由線234在該 控制器與一個或多個記憶體晶粒212之間傳送。一個實施 方案可包含多個晶片212。 控制電路220與讀取/寫入電路230A及230B協作以對記憶 體陣列200執行記憶體作業。控制電路220包含一狀態機 222、一晶片上位址解碼器224及一功率控制模組226。狀 態機222提供對記憶體作業之晶片級控制。晶片上位址解 碼器224提供一位址介面以在主機或一記憶體控制器所使 用之位址與解碼器240A、240B、242A及242B所使用之硬 體位址之間進行轉換。功率控制模組226控制在記憶體作 147409.doc 15- 201044405 業期間供應至字線及位元線之功率及電壓。在一個實施例 中，功率控制模組226包含可產生大於供應電壓之電壓之 一個或多個電荷幫浦。 在—個實施例中’控制電路22〇、功率控制電路226、解 碼益電路224、狀態機電路222、解碼器電路242 A、解碼器 電路242B、解碼器電路24〇A、解碼器電路24〇b、讀取/寫 入電路230A、讀取/寫入電路23〇8及/或控制器244之—個 組合或任一組合可稱為一個或多個管理電路。 圖4繪示記憶體單元陣列2〇〇之一例示性結構。在—個實 施例中，該記憶體單元陣列被劃分為“個記憶體單元區 鬼通對於快閃EEPROM系統而言，區塊係抹除單位。 亦即每一區塊含有一起抹除之最小數目個記憶體單元。 每-區塊通常被劃分為若干個頁。一頁係一程式化單位。 在一個記憶體單元列中通常儲存一個或多個資料頁。一頁 :儲存-個或多個磁區。一磁區包含使用者資料及附加項 資料。附加項資料通常包含已依據該磁區之使用者資料計 算之-錯誤校正碼（ECC)。_器（下文所闡述）之_部分 在資料正被程式化至陣列中時計算咖，且亦在正自該陣 歹K賣取貝料時檢查Ecc。另一選擇為，將及/或其他附 項負料錯存在與其所從屬之使S者資料*同之頁甚或不 -16- 201044405 在另一實施例中，將位元線劃分為奇數位元線及偶數位 元線。在一奇數/偶數位元線架構中，在一個時間程式化 沿一共同字線且連接至奇數位元線之記憶體單元，而在另 一時間程式化沿一共同字線且連接至偶數位元線之記憶體 單兀。 圖4顯示記憶體陣列200之區塊丨之更多細節。區塊丨包含 X+1個位元線及X+1個NAND串。區塊i亦包含64個資料字線 (WL0至WL63)、兩個虛擬字線（WL_d〇&WL—dl)、一汲極 〇 側選擇線（SGD)及一源極側選擇線（SGS)。每_ NAND串之 一個端子經由一汲極選擇閘極（連接至選擇線SGd)連接至 一對應位元線，且另一端子經由一源極選擇閘極（連接至 選擇線SGS)連接至源極線。由於存在64個資料字線及兩個 虛擬字線，因此每一 NAND串包含64個資料記憶體單元及 兩個虛擬a己憶體單元。在其他實施例中，nand串可具有 夕於或少於64個資料記憶體單元及兩個虛擬記憶體單元。 Q 貝料^憶體單兀可儲存使用者或系統資料。虛擬記憶體單 几通常不用於儲存使用者或系統資料。某些實施例不包含 虛擬記憶體單元。 圖5係分割為一核心部分（稱為一感測模組）48〇及一共同 邛勿490之一個別感測區塊3〇〇之一方塊圖。在一個實施例 中，將存在用於每一位元線之一單獨感測模組48〇及用於 一組多個感測模組480之一個共同部分490。在一個實例 中，一感測區塊300將包含一個共同部分49〇及八個感測模 組480。一群組中之感測模組480中之每一者將經由一資料 I47409.doc 17 201044405 匯流排472與相關聯共同部分49〇通信。對於進一步細節， 參照美國專利申請公開案2006/0140007，其以全文引用的 方式併入本文中。 感測模組480包括確定一所連接位元線中之一傳導電流 係高於還是低於一預定臨限位準之感測電路47〇。在某些 實施例中，感測模組480包含通常稱為一感測放大器之一 電路。感測模組480亦包含一位元線鎖存器482，其用於設 定所連接位元線上之一電壓狀況。舉例而言，鎖存於位元 線鎖存器482中之-預定狀態將導致將所連接位^線被拉 至指定程式化抑制之一狀態（例如，vdd)。 共同部分490包括一處理器492、一組資料鎖存器例及 耦合於該組資料鎖存器494與資料匯流排42〇之間的一1/〇 介面496。處理器492執行計算。舉例而言，其功能之一係 確定儲存於所感測記憶體單元中之資料並將所確定之資料 儲存到該組資料鎖存器中。在—讀取作業期間該組資料 鎖存器494用於儲存由處理器竹2所確定之資料位元。在一 程式作業期間，其亦用於儲存自f料匯流排咖導入之資 料位7L、左導入貝料位兀表示意欲程式化至記憶體中之寫 :貝料I/Oφ 496在資料鎖存器494與資料匯流排42〇之 間提供一介面。 在讀取或感測期間，马奂& 期间忒系統之作業在狀態機222之控制 下’該狀態機控制不同控制閉極電壓至經定址單元之供 應。當感測模組_步進穿過對應於該記憶體所支援之各 種記㈣狀態之各種預定義控制閘極電壓時，感測模組 H7409.doc -18- 201044405 480可在此等電壓中之一者處跳閘且將經由匯流排472將一 輸出自感測模組480提供至處理器492。此時，處理器492 藉由考量該感測模組之跳閘事件及關於經由輸入線493自 狀態機施加之控制閉極電壓之資訊來確定所得記憶體狀 態。然後，其計算用於該記憶體狀態之一二進制編碼且將 所得資料位元儲存至資料鎖存器494中。在該核心部分之 另實細例中，位元線鎖存器482有兩個用途：既作為用

於鎖存感測模組48G之輸出之—鎖存器且亦作為如上文所 闡述之一位元線鎖存器。 ,1 κ施方案將包含多個處理器々Μ。在一個實施 例:，母-處理器492將包含一輸出線（在圖5中未繪示）以 使得輸出線中之每—去_总& Γ斗、 母者係線或」連接在一起。在某些實 =中，該等輸出線在連接至經線「或」連接之線之前被 組態實現在程式化驗證過程期間對該

St成之一快速確定，此乃因接收線「或」線之狀態 \被程式化之所有位元何時已達到所需位階。舉 …母-位元已達到其所需 線發送彼位元之一邏鳋㈣“ 吟⑯向線或」 出-資料〇(或經反轉之—資料D :=兀輸 該程式化過程。在其中每一 “邊以知曉終止 實施例中，益與八個感測模組通信之 r 5亥狀態機可（在某此眘始w丄 「或」線八-欠，二貫施例中）需要讀取線 -人或者向處理器492添如、s访 位元線之社果以你a '、、、輯以累積相關聯 次。、…使传該狀態機僅需讀取該線「或」線一 147409.doc -19- 201044405 在程式化或驗證期間，將來自資料匯流排42〇之欲程式 化之資料儲存於該組資料鎖存器494中。在該狀態機之控 制下之程式化作業包括施加至經定址記憶體單元之控制閘 極之一連串程式化電壓脈衝（具有增加之量值）。每一程式 化脈衝後跟-驗證過程以確定該記憶體單元是否已程式化 為所舄狀態。處理器492相對於所需記憶體狀態監控經驗 心己憶體狀態。當二者—致時’處理器492設定位元線鎖 存器482 ’以便致使該位元線被拉至指^程式化抑制之— 狀態。此抑制耦合至該位元線之單元免遭進一步程式化， 即使在其經受在其控制閘極上之程式化脈衝時亦係如此。 在其他實施例中，該處理器首先載入位元線鎖存器482且 在驗證過程期間感測電路將其設定為—抑制值。 。。資料鎖存器堆疊494含有對應於感測模組之一資料鎖存 态堆疊。在一個實施例中每感測模組_存在3至5個(或 Γ數目)之資料鎖存器。在一個實施例中，_存器 :位元。在某些實施方案中(但並非必需)，將該 尊貝㈣存器實施為-移位暫存器，以使得將其中所儲存 之平行資料轉換為用於資料匯流排420之争列資料，且反 之二在一個較佳實施例中，可將對應於爪個記憶體單 :/寫入區塊之所有資料鎖存器鏈接在-起以形成 輸定二使得一區塊可藉由串_來 h出特疋而§，調適讀取/寫入模組庫，以 其資料鎖存器組中之每—者將依序將資料移入或移出資： 匯-排，仿佛其係用於整個讀取/寫入區塊之—移位暫存 147409.doc -20- 201044405 器之一部分。 可在以下專利中發現關於讀取作業及感測放大器之額外 資訊：（1)2004年3月25曰公開之美國專利申請公開案第 2004/0057287號「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；（2)2004年 6 月 10 曰公 - 開之美國專利申請公開案第20〇4/0109357號「Non-Volatile

Memory And Method with Improved Sensing」；（3)美國專 利申請公開案第20050169082號；（4)2006年10月5日公開之 ❹ 美國專利申請公開案2006/0221692「Compensating for Coupling During Read Operations of Non-Volatile Memory」； 及（5)2006年7月20日公開之美國專利申請公開案第 2006/0158947 號「Reference Sense Amplifier For Non_

Volatile Memory」。剛剛上文所列示之所有五個專利文檔 皆以全文引用的方式併入本文中。 在一成功程式化過程（具有驗證）結束時，視情況，記憶 體單元之臨限電壓應在一個或多個臨限電壓分佈内（對於 經程式化記憶體單元而言），或在一臨限電壓分佈内（對於 經抹除記憶體單元而言）。圖6 A圖解說明當每一記憶體單 - 元儲存四個資料位元時對應於記憶體單元陣列之資料狀態 . 之實例性Vt分佈。然而，其他實施例每記憶體單元可使用 多於或少於四個資料位元。圖6 A顯示對應於資料狀態〇至 15之16個Vt分佈。在一個實施例中，狀態〇中之臨限電壓 為負且狀態1至15中之臨限電壓為正。然而，狀態1至15中 之一者或多者中之臨限電壓可為負。 147409.doc -21 - 201044405 在資料狀態〇至15中之每—者之間的係用於自記憶體單 元讀取資料之讀取參考電壓。舉例而言，圖6Α顯示資料狀 態〇與資料狀態1之間的讀取參考電壓Vrl及資料狀態丨與資 料狀悲2之間的Vr2。藉由測試一給定記憶體單元之臨限電 壓係咼於還疋低於各別讀取參考電壓，該系統可確定該記 憶體單元處於何種狀態中。 在每一資料狀態0至15之下邊緣處或接近該下邊緣的係 驗證參考電壓。舉例而言，圖6A顯示狀態1之vvl及狀態2 之Vv2。當將記憶體單元程式化至一給定狀態時，該系統 將測試彼等記憶體單元是否具有大於或等於該驗證參考電 壓之一臨限電壓。 圖6B圖解說明對應於資料狀態〇至丨5之Vt分佈之另一實 施例可部分地重疊’此乃因校正演算法可處置某一百分比 之錯誤之單元。應注意之一點係，與所繪示之丨6個狀態之 相等間隔/寬度相反，各種狀態可具有不同之寬度/間隔以 適應對資料保持丟失之變化的敏感度量。在某些實施例 中，狀態0及/或15寬於其他狀態。 亦應注意，當使用透過源極之體效應或體偏壓來將負臨 限電壓移位至可量測之正範圍中時，Vt軸可自施加至控制 閘極之實際電壓偏移。用於量測一負臨限電壓之一種技術 係下文執行之將稱為「源極隨耦器感測」的技術。首先， 將位元線放電至接地。然後，向共同源極線施加一高於零 之電壓（例如，2.2V)。然而，將記憶體單元之本體保持處 於接地。電流自源極流向位元線從而致使位元線朝向源極 147409.doc -22- 201044405 線電壓充電。當體效應關斷一 NAND鏈中之記憶體單元中 ，至少一者時，對位元線之充電停止。感測當該NAND鏈 停止充電時位元線上之電壓以確定關斷之記憶體單元之臨 限電壓，其將係該NAND鏈上之最高臨限電壓。使用此技 術，可量測接近於Vdd之負臨限電壓。可使用其他技術來 感測負臨限電壓，例如向控制閘極施加一負電壓。 圖7係閣述用於抹除及程式化記憶體單元之一過程之一 個實施例之一流程圖。由上文所闡述之一個或多個管理電 路執行圖7之過程。在步驟7〇2中’系統將接收對抹除資料 之一凊求。在一個實施例中，可能將不存在一專用抹除命 ^ 而係，系統將回應於對程式化之一請求而進行抹除 (在程式化之前）。在步驟7〇4中，選擇欲抹除之區塊。在步 驟706中，抹除記憶體單元。圖8繪示抹除記憶體單元之一 個實施例。 在圖7之步驟7〇8中，系統將接收對程式化資料之一請 Q 求°續'不—虛線來將步驟706連接至步驟708，此乃因在該 個v驟之間可能存在一長時間流逝。在步驟710中，將 程式化6己憶體單元。可根據在此項技術中已知之各種程式 '^匕 、、士__ , 法甲之諸多方法在步驟71〇中程式化記憶體單元。在 一個實施例中，記憶體單元經程式化以導致不偏向於任一 °己憶體狀態。舉例而言，若存在四個資料狀態，則約25% 之記憶體單元係矛呈式化為資料狀態中之每-者而不論所正 儲存之資料如何。圖1〇A繪示此「隨機化」之一實例。 圖8纷不抹除記憶體單元之一過程800之一個實施例。圖 147409.doc -23- 201044405 8之過程800係一種用於實施圖7中之步驟706之技術。在可 選步驟802中，將記憶體單元程式化至某一最小臨限電 遂。作為一實例’將大體上所有記憶體單元程式化至高於 可$測Vt窗口之至少1伏之一 Vt。可量測Vt窗口係用於將 有效資料儲存於特定記憶體裝置上之Vt之範圍。該窗口之 底部相依於例如是否採用負vt感測等因素而不同。在未使 用負vt感測之一實施方案中，可量測vt窗口之開始係約〇 v。在使用負感測之一實施方案中，可量測Vt窗口之開始 可變為幾乎與-Vdd—樣的負性。舉例而言，使用負感測， 在Vdd為2.2V之情形下可量測％窗口之開始係約_16¥。在 個實施方案中，如下執行負感測。將源極及P井保持在 uv下。將汲極保持在UV+Vb^，其中Vbl係將位元線 預充電至的電壓。作為一實例，Vbl係〇 4V。在此類型之 負感測中，當源極及P井保持在相同電壓下時不存在體效 應。在一個實施例中，藉由向控制閘極施加一負電壓來執 行負Vt感測。 在—個實施例中’為程式化超過最小Vt，將區塊（或其 他單位）中之所有字線升高至一中等程式化電壓（例如16 V)。圖9A繪示在施加步驟8〇2之一程式化脈衝之前記憶體 早疋之四個Vt分佈。每一 ％分佈對應於此實例中所使用之 四個資料狀態中之一個狀態。注意，某些資料狀態具有大 於其他資料狀態之一記憶體單元數目。在圖9A中，舉例而 5，最低可量測Vt可係且最高可量測Vt可係6V。圖9B 繪不施加步驟802之脈衝之後的Vt分佈，其中已將大體上 147409.doc -24- 201044405 所有記憶體單元程式化至至少一最小汛。在圖犯中，彼最 小vt係高於最低可量測vt至少某一電壓。作為一實例，將 δ己憶體皁元程式化至焉於最低可量測Vt至少約1 V。 執行步驟802之一個原因係在試驗抹除之前預調節記憶 _ 體單元以允許對試驗抹除之後臨限值分佈上之一參考點之 • 1精確確定。在-個實施方案中，該參考點在本文中稱為 「上尾vt」，此乃因該參考點通常位於Vt分佈之最上端 上。過程800之稍後步驟基於在已執行—試驗抹除之後有 〇 多少記憶體單元具有高於施加至該等記憶體單元之讀取參 考電壓的Vt來確定計數。在一個實施方案中，在一 NAND 串基礎上進行該等計數。亦即，若一 NAND串中之一個或 多個記憶體單元滿足一條件，則計數該NAND串。然而， 並非必須在一 NAND串基礎上執行計數。在施加步驟8〇2之 脈衝之後，大體上所有記憶體單元之最低vt應高於讀取參 考電壓以確保稍後計數之記憶體單元將係已藉由試驗抹除 脈衝抹除之記憶體單元。 〇 步驟802並非係一要求。若一已知合理分率之該等記憶 體單元係處於一未抹除狀態中，則可不必執行步驟8〇2。 ' 舉例而言，若記憶體單元係如圖10A中所繪示那樣經程式 • 化，則可假定約25%之記憶體單元將被程式化至每一狀 態。注意，使某一百分比之記憶體單元處於經抹除狀態中 係可接受的，只要知曉彼百分比即可。 在步驟804中，執行對記憶體單元之一試驗抹除。在一 個實施例中，試驗抹除電壓之量值足夠低以確保抹除分佈 147409.doc -25- 201044405 之上部係在可量測vt窗口中，以使得可向記憶體單元施加 某些讀取參考電壓以確定有多少記憶體單元具有高於該等 =取參考電Μ之vt。注意，vt分佈之—部分可低於最低可 罝測vt，只要該上部在可量測Vt窗口中即可。過程綱之 稍後步驟將施加讀取電壓並確定對有多少财鼎串且有高 於讀=電壓之vt的計數。將基於彼等計數來確定上尾vt。 注意’隨著時間推移抹除某些記憶體裝置會變得更加困 難。因此，試驗抹除脈衝之特性（例如，量值）可隨記憶體 裝置之使用（例如，抹除/程式化循環）而變。對於某些裝置 而言，抹除記憶體單元之困難之增加可大約成對數增加。 =此’舉例而言，可在刚個循環、1K個循環、服個循 %時進行對試驗抹除脈衝之調整。在某些實施例中，追縱 抹除/程式化循環之數目並基於此調整試驗抹除脈衝。追 蹤可係在逐區塊基礎上，但此並非必需。注意，由於平均 抹寫程序，在產品壽命期間之任一給定時間，可對一給定 裝置中之所有區塊使用相同試驗抹除脈衝，此乃因可假定 在每一區塊中有一類似抹寫程度。 圖9C縿示針對其中已施加步驟8〇2之程式化脈衝 (參見_)在試驗抹除之後的一抹除臨限值分佈。 分佈之上端之—點。可基於忽略—定數目個離群 來疋義上尾Vt。舉例而言’約31個記憶體單元具有在上 尾vt右邊之V卜可基於除31以外的任一數目來定義上尾 vt。若在-NAND串基礎上執行計數，則忽略—定數目2 NAND串。作為—實例，檢查咖〇串以確定—給定να助 147409.doc 201044405 串是否具有至少一個具有高於一讀取參考電壓之一％的記 憶體單元。調整該讀取參考電壓直至NAND串中之約31個 具有至少-個具有高於該讀取參考電壓之_vt的記憶體單 元。因此，約_NAND串具有至少一個具有高於上尾^ 之一vt的記憶體單元。注意，在區塊中可存在約75,000個 NAND串。亦可基於統計來定義上尾％。舉例而言，若藉 ❹ 由平均值及一標準偏差來表徵Vt分佈，則上尾可係定 義為高於該平均值之一定實數個標準偏差。 如先前所論述，並不需要施加步驟802之程式化脈衝。 圖10B繪示當不使用步獅2之程式化脈衝時在試驗抹除之 後的一實例性Vt分佈。舉例而言’最低可量測％可係約〇 V且最高可量測vt可係約6 v。在此實例中，作為正常程式 化過程之結果，已將約25%之記憶體單元程式化至四個不 同狀態中之每一者（參見圖10A)。如圖10B中所繪示，在試 驗抹除之後Vt分佈之下部可係不均勻的。然而，Vt分佈之 上部相對平滑。更重要地，可預測在試驗抹除之後vt分佈 之上部將具有之近似形狀，此允許基於一最小讀取量來精 痛地確定上尾Vt。下文論料定上尾Vt之進-步細節。 個貫把例中’藉由將P井升高至一抹除電磨後達一 足夠時間週期並在源極及位元線浮動時將一選定區塊之字 線接地來it成試驗抹除。由於f容㈣合，亦將未選字 良位元線、選擇線及共同源極線升高至該抹除電壓之一 相當大分率。_強電場因此施加至選定記憶體單元之随道 氧化物層，且在浮動閘極之電子通常藉由Fowler- 147409.doc -27- 201044405

Nordheim隧穿機制發射至其 ^ , 土板側時抹除選定記憶體單元之 貝料。當電子自浮動間極傳 1得送至P井區域時，一選定單元 之V t降低。可對整個_愔雜t, 固°己隐體陣歹，卜對個別區塊或另-單元 單位執行抹除。 在步驟806中，以草_路, 呆所關注位元等級確定一上尾Vt。 所關注位元等級係指有多少如& 喇夕夕Vt被忽略。舉例而言，由於可 預期在一 Vt分佈中存在芒+ M丧 于隹右干離群Vt，因此可忽略一定數目 個離群值。如先前所論述 1 ’返可針對一整個NAND串確定一 早個Vt °因此’在—個實施方案巾’所關注位元等級係指 有多少NAND串被允許具有至少—個具有高於上尾^之一

Vt的記憶體單元。上尾vt用作稍後計算之一參考點。 在一個實施方案中，所關注位元等級係基於在一抹除驗 證期間儲存裝置210「忽略」2NAND串之數目。亦即，即 使疋數目個NAND串具有一個或多個具有大於目標位準 之一 Vt的記憶體單元，抹除驗證亦通過。作為一實例，儲 存裝置210可允許每一區塊中之31個NAND串具有一個或多 個具有高於目標位準之一 Vt的記憶體單元。通常，裝置在 一 NAND串基礎上執行抹除驗證。亦即，向區塊中之每一 字線施加一抹除驗證電壓。一給定NAND串中之每一記憶 體早元應接通以使抹除驗證通過。在·—個實施例中，假如 不多於一定數目個NAND串未通過驗證，則抹除驗證通 過。雖然可檢查未通過驗證之彼等NAND串中之個別記憶 體單元之Vt以確定是否有多個記憶體單元致使驗證未通 過’但此並非必需。注意，具有一定數目個具有高於目標 147409.doc -28- 201044405 位準之vt的記憶體單元並不引起—資料完整性問題，此乃 因ECC可校正此等值。亦即，若—_後讀取作業發現某些 記憶體單元實際上係處於—較高狀態中，則Ecc將校正該 問題。然而，可使用其他技術來確定上尾Vt。 欲用作參考點之上尾上之準確點並不關鐽。此外，雖然 圖9C及圖1GB將參考點繪示為在電壓分佈之最上部處⑼ 即，一上尾）’但參考點並非必需在最上端處。舉例而 言，可選擇較靠近於平均值之一參考點

然而’出於論述 之目的’所論述之參考點將位於上尾上。 UD、12A及12B來論述確 下文參照圖11A、11B、11C 定上尾Vt之進一步細節。 在步驟808中，基於試驗抹除電壓及上尾％確定一第二 抹除電壓。在一個實施例中，基於以下方程式確定第二抹 除電壓（VE2)。 方程式1

VE2=VE1 + (VU1/S)+M

S=AVT/AVE

在方程式1中 方程式2 VE1係來自步驟804之試驗抹除電壓 且 VU1係在步驟806中所確定之上尾心。參數「S」係基於記 憶體單元對抹除電壓之回應性。亦即，§係基於預期上尾 Vt每單位抹除電壓增加移位多遠。方程式2將8定義為每】 V抹除電壓增加上尾vt之移位。在一個實施方案中，參數s 係基於對一樣本ό己憶體裝置之測試而計算且可用於所有類 似記憶體裝置。因此，在實踐中不需要確定s。然而，在 實踐中可確疋或修改S。此外，S之一不同值可用於具有相 147409.doc -29- 201044405 同設計之不同記憶體裝置。舉例而言，可微調s以計及不 同批次之記憶體裝置中之半導體製程變化。甚至可針對每 一記憶體裝置微調參數s。舉例而言’當製造記憶體裝置 時，可執行一測試以確定彼特定記憶體裝置上之記憶體單 元對抹除脈衝之敏感度。可基於測試結果將s之一值程式 化至該特定記憶體裝置中。 注意’記憶體單元對抹除電壓之敏感度可存在某一變 化。此變化可係記憶體單元間、區塊間、記憶體晶粒間、 批間等變化。方程式i中之參數「M」係一裕量數值用以❹ 碟保第二抹除強至足以計及可能之變化。選擇Μ之值以碟 保將充分抹除對抹除電壓較不敏感之彼等記憶體單元。可 發生以下情形：將在一小程度上過度抹除某些記憶體單 兀舉例而§，可過度抹除比一般記憶體單元對抹除電壓 更敏感之記憶體單元。然而，過度抹除某些記憶體單元係 可接受的。 ' 注意，正如參數S—樣，可在一逐裝置基礎上、在—逐 批次基礎上等微調參數M。此外，雖然可在製造時將參數❹ Μ程式化至記憶體襄置中時，但可在實踐中確定μ之一適 合值。此外’可在實踐中微調在製造時程式化至裝 值。 < . ’主思，可藉由計算或表查找來執行對第二抹 壓之實際確定。叛办，丨& _ ^ /磲疋舉例而吕’在一個實施方案中，該表 入係上尾電壓及續，臨_ Ψη，] 壓。 及忒驗抹除電壓。該表之輸出係第二抹除電 147409.doc -30. 201044405 —在^驟810巾’使用在步驟繼巾所確定之抹除電壓來執 行一第二抹除。在—個實施例甲，藉由將Ρ井升高至-抹 除電壓後達-足夠時間週期並在源極及位元線浮動時將一 選定區塊之字線接地來達成第二抹除。在一個實施例中， ^寺完成該抹除而不進行抹除驗證作f。因此，可藉助一 早個抹除脈衝來完成該第二抹除。驗證抹除臨限值分佈並 非係S| ,然而’可視情況執行—抹除驗證。若如此， Ο Ο 則可執行圖之過程膽。注意，㈣行—抹除驗證作 業，則可必需感測-負Vt'然而，在其中不驗證最終抹除 Vt分佈之實施方案中，無需執行負^感測。 在執行抹除之後，某些記憶體單元可能處於比所必需的 深之一經抹除狀態令。可使用係一小程式化脈衝之軟程式 化向上輕推某些經抹除記憶體單元之Vt。特定而言，軟程 式化輕推經最深程度抹除記憶體單元之vt以使得壓縮抹除 臨限值分佈。 在可選步驟812中，其：^ @ Ψ基於第二抹除電壓確定一軟程式化 電壓。在抹除記憶體單元所需要之電壓與程式化彼等記情 體單元所需要之電壓之間存在—相關性，此乃因一區塊係 循環的。在某些實施方案中，隨著更多的程式化/抹除循 极，抹除變得更加困難而程式化變得更加容易。因此，知 曉將區塊抹除至-足夠深位準所需之抹除電壓之值允許叶 算可使抹除分佈變緊之軟程式化脈衝之正確值。在一個* 施方案中’基於以下絲式來確錄程式化電壓："

Vsp=Vref-Ve2*K 方程式3 147409.doc -31 - 201044405 在方程式3中，Ve2係第二抹除電整之量值。參數^係 —參考電壓且K係、-常數。可基於對樣本裝置所執行之測 試確定之適合值。在—個實施例中，藉由應用一 方程式（例如方程式3)來確定軟程式化電壓。在—個實施例 中，基於第二抹除電壓，使用一查找表來獲得軟程式化脈 衝之值。 注意二若軟程式化脈衝太弱則其將不幫助使抹除分佈變 緊，且若軟程式化脈衝太強則其可將記憶體單元程式化出 經抹除狀態且將記憶體單元程式化至經程式化狀態中之一 者或多者中。然而，具有適當振福之—軟程式化脈衝將使 抹除分佈變緊。前述内容之_可能原因在於具有較高麵合 比率之記憶體單元比具有較低麵合比率之記憶體單元既易 於抹除又易於程式化。具有較高耦合比率之單元在一抹除 脈衝之後將終止於抹除分佈之下部處。具有適當振福之一 軟程式化脈衝將在剩餘記憶體單元開始程式化之前輕推此 等單元之Vt，藉此使抹除分佈變緊。但若軟程式化脈衝太 強，則所有記憶體單元將開始程式化，且失去變緊效應。 在可選步驟814中，使用軟程式化電壓來壓縮抹除臨限 值分佈。在某些實施方案中，不存在對軟程式化之驗證。 由於不存在驗證，因此僅施加一單個軟程式化脈衝。然 而，可執行對軟程式化之驗證。若如此，則可執行圖丨4之 過程1400。 在一個實施例中，使用一單個抹除脈衝而不使用圖8之 過程800來抹除具有一低循環計數之新區塊。在抹除變得 147409.doc •32· 201044405 更加困難且—單個脈衝不再足以抹除區塊之後，使用圖8 之過程800。 圖11A纷示P井電壓對時間之一圖表及字線電壓對時間 之一圖表° p井電壓之圖表繪示施加至P井用以抹除記憶體 〇〇 一 早7L之兩個不同抹除電壓脈衝。另一圖表繪示在用以尋找 上尾Vt之一掃描期間施加至字線之電壓。簡言之，該等圖 表綠不施加一試驗抹除脈衝後跟執行對上尾Vt之一二進制

搜索°該二進制搜索涉及向字線施加一第一讀取電壓後跟 其中基於有多少記憶體單元未能回應於該讀取電壓而接通 來進行一計數之一位元掃描作業。基於彼計數，上下調整 該讀取電壓且將其重新施加至字線。在一個實施方案中， 每一讀取花費約20微秒且每一位元掃描花費約12微秒。基 於一進制搜索之結果確定上尾乂【。基於上尾確定第二抹 除脈衝。然後將第二抹除電壓施加至記憶體單元之p井。 圖11B繪示執行對一區塊（或其他單位）中之記憶體單元 之一掃描以確定一試驗抹除之後—上尾％的一過程ιι〇〇之 個實施例。過程1100係一種用於實施圖8之步驟之技 術。下文將參照圖11A來論述過程i 1〇〇。特定而t，圖 中之下部圖表緣示在對上尾力之一二進制搜索：間施 加至字線之實例性電壓。 在步驟n〇2中’基於其中將執行該二進制搜索之一窗口 確定-第-讀取電Μ。用於該二進制搜索之窗口足夠寬以 使得預期上尾vt位於該窗口内。左 如— n在—個實施方案中，該窗 口介於0伏至4伏之範圍内。在—個 调霄施方案中，該窗口介 147409.doc •33- 201044405 於〇伏至6伏之範圍内。不需要該窗口在〇伏處開始，但該 窗口應在位於可量測Vt窗口内之一電壓處開始。舉例而 言，若使用負Vt感測，則可量測Vt窗口可低於〇伏而開 始。在圖11B中所繪示之實例中，第一讀取電壓基於介於〇 伏至4伏之範圍内之一窗口而係2伏。

在步驟1104中，向記憶體單元之字線施加一第一讀取電 壓。可同時向每一字線施加該第一讀取電壓。因此，與對 一 NAND串上之每一記憶體單元讀取一條件相反，第—讀 取意欲針對每一整個NAND串讀取一個條件。然而，不需 要同時向每一字線施加該第一讀取電壓。因此，可個別^ 讀取每一記憶體單元。

在步驟1106中，一位元掃描開始計數有多少NAND串具 有—個或多個具有高於該讀取電壓之_vt的記憶體單元: 該位元掃描確定有多少NAND串具有未能回應於該第_讀 :電壓而接通之至少一個記憶體單元。在一個實施例中， -旦達到某-計數’該位元掃描即停止。舉例而言，若上 物係基於允許31儲纏串具有—個或多個具有高於某 即的記憶體單元來定義，則-旦到達彼位準該計數 …T:串基礎上執行該計數。在圖 行該計數之週期。j、」之時間週期係指其中正達 心=執：該位元掃描之另—種技術係自'點(例如，中 轉變為：且：離彼點交替進行。該掃描繼續直至到達-。基於有多少NAND串未能接通來定義—轉變。 W409.doc -34· 201044405 作為一實例，該轉變係基於是否有31個或更少nand串未 戒接通。為圖解說明，施加以下電壓序列。 2·0 ， 2.1 ， 1.9 ， 2.2 ， 1.8 ， 2.3 ， 1.7 ， 2.4 ， 1.6 注w 母一連續電屋係在開始點之相反側上。在上述實 例中，當施加1.6伏時發生一轉變。因此，確定上尾係介 於1.6伏與1.7伏之間。作為—進—步實例，若在施加^伏 夺杳生π亥轉I，則上尾將介於2 · 3伏與2.4伏之間。注意， ❹

在此實施例中，基於對上尾可能所在位置之一預期來選擇 中心點。因此’此掃描可極為有效。 在個實施例中，「在晶片上」執行計數。因此，並不 需要將資料自記憶體晶粒212傳送至控制器244來執行計 數。藉由避免此資料傳送，可極快速地執行計數。在一個 實施例中，在晶片上所執行之計數可僅達到一有限值。舉 例而言，晶片i電路可能夠計數高達32、64或某一其他 值。在達到彼計數之後，計數器溢出。^義上尾％所根據 的計數可位料數器溢出之點處。然而，上尾柯定義為 一更小數值。 在一個實施例中，在兩個階段中執行該晶片上計數。在 第-階段中’⑨查不同_串群組。基於在一給定 NAND串群組中是否存在至少—個具有高於當前讀取電壓 之- vt的記憶體單元來為每一 NAND串群組確定】或〇之一 值。若NAND串群組計數超過極限，則掃描停止。在第二 階段中，檢查具有1之-值之群組中之每—者以確定有多 少NAND串具有具有-個或多個高於當前讀取之―^的記 147409.doc -35- 201044405 憶體單元。若計數器在第二階段期間溢出，則計數停止。 因此，若計數溢出（步驟U08)，則停止位元掃描 (m〇)。否則，位元掃描繼續直至讀取所有NAND串為 止。 _ 喟·电您 < —確 定。舉例而言，參照圖11Α，施加五個讀取電壓。搜索可 使用或多或少反覆以達成一不同解析度。若在搜索窗口内 未找到上尾vt，則可擴展搜索窗口且重複過程ιι〇〇。舉例 而§，上尾vt可能高於4伏。然而，選擇步驟之試驗抹除 電壓以將上尾vt分佈置於自可量測vt窗口之開始處開始之 V範圍巾。4伏窗口應係一足夠範圍以覆蓋任一循環 =處區塊間、晶粒間、晶圓間及批間變化。若上㈣確實 落在該4 口之外，則可將該窗口擴展至（例如）6V。 若不再存在欲施加之讀取電壓，則在步驟⑴种儲存上 尾Vt。，主思，由於最後兩個讀取電壓「騎跨」上尾^，因 此所館存之值可係該最後兩個讀取電壓中之任一者或盆之 間的任一值。在—個實施例中，獲得騎跨上尾Vt之兩個值 之平均值且將其用作卜里Vt# ^ BI 毛t值。右尚未達到所需解析度， 則控制轉至步驟1116。 在步驟111 6中，做屮卜厉β _ 出上尾Vt疋鬲於還是低於最後一個讀 取電塵之一確定。太苴此_ 在某二貫苑例中，來自位元掃描之計數 將係最大值（例如，32)或小 亥取大值之某一值。在此等 貫施例中，小於32 一計 1 °r歡尨不，上尾Vt小於所施加之最 後一個讀取電壓。因t， u此減小讀取電壓（例如，自2 V減小 J47409.doc -36 - 201044405 至1 V)。在減小讀取電魔（步驟1118)之後，控制轉至步驟 1 1 04以向字線施加新的讀取電麼。 另方面，若已超過計數，則增加讀取電壓（例如，自立 V增加至1.5 V)。在增加讀取電壓之後（步驟ιΐ2〇)，控制傳 至步驟11 0 4以向字線施加新的讀取電壓。 在-個實施例中，執行對上尾vt之一線性搜索。圖加 繪示針對施加至P井以抹除記憶體單元之兩個不同抹除電 壓之p井電壓及在對上尾％之一線性掃描期間施加至記憶 ❹冑單元之字線電壓。簡言之，施加試驗抹除脈衝後跟執行 對上尾Vt之一線性搜索。然後向記憶體單元之p井施加第 二抹除電壓。該線性搜索涉及向字線施加一第一讀取電壓 後跟其中對有多少NAND串具有至少一個未能回應於該讀 取電壓而接通之記憶體單元進行一計數之一位元掃描作 業。在所繪示實施例中，在確定該計數之前施加下一讀取 電麗。增加讀取電壓直至找到上尾Vt為止。 ◎ 圖11D繪示執行對一區塊中之記憶體單元之一掃描以確 定—試驗抹除之後一上尾Vt之一過程118〇之一個實施例。 該過程係一種用於實施圖8之步驟8〇6之技術。將參照圖 • 11C來論述圖11 d。 • 在步驟1182中，向記憶體單元之字線施加一讀取電壓。 可同時向每一字線施加第一讀取電壓。因此，與對一 NAND串上之每一記憶體單元讀取一條件相反，第一讀取 意欲針對每一整個NAND串讀取一個條件。然而，不需要 同時向每一字線施加該第一讀取電壓。因此，可個別地讀 147409.doc -37- 201044405 取每一記憶體單元。 … 84中，開始基於第—讀取之結果的一位元掃 ' 開始對具有一個或多個具有高於該讀取電壓之 一 vt的記㈣單元之臓D串數目之計數。注意，可在該 計數繼續之同昧& Λ ^ ^ 旦 時施加下一讀取電壓，此乃因下一讀取電壓 之量值並不相依於該計數。此缚示於圖11C中，其中將第 一位元掃料示為在第二讀取期間發生。在過程1180期 間此在步驟1192中繪示為將讀取電壓增加步長大小且返 回至步驟⑽。在步驟⑽中，位元掃描完成。若對 NAND串之計數達到某一位準，則位元掃描停止。舉例而 言，若發現31個副0串具有一具有高於讀取電壓之—^ 的5己憶體單元，則停止位元掃描。 在步驟1188巾，做㈣於是否已輯需解析度找到上尾

Vt之-確定。參照圖11C，最初讀取電壓位於窗口之下端 處。因此，預期在第一讀取時將達到最大計數。亦即，預 期上尾Vt高於第-讀取電壓。當讀取電麼大於上尾^時， 將達不到該計數，從而指示上尾vt係介於此讀取與先前讀 取之間。若需要-更大解析度’則選擇最後兩個讀取電壓

之間的某-讀取電壓且控制轉至步驟1182以施加新的讀取 電壓。 D 否則，在步驟1190甲，基於最後兩個讀取電壓確定—上 尾電壓。此外’由於可在位元掃描開始時開始一新的讀 取，因此可_止最後一個讀取。 圖12A繪示施加至記憶體單元之抹除脈衝與施加至記憶 147409.doc •38- 201044405 Ο 〇 體單元用以收集資料以確定第二抹除脈衝之一適合量值之 明取電歷之間的時序關係之_個實施例。首先，向欲抹除 之:?!·意體單TL之Ρ井施加—試驗抹除脈衝。然後，向記憶 體單7L之予線施加—第―讀取電壓及ϋ取電壓。在 施加讀取電壓之後’將來自該讀取之資料發送至控 制^ 244。控制器244確定對具有至少—個具有與讀取電壓 至少一樣高之一 Vt的記憶體單元之NAND串之一第一計數 及一第二計數。基於該等計數，控制器244確定一第二抹 除脈衝之量值。在此實施例中’基於抹除臨限值分佈之預 期統什確定上尾Vt。在—個實施例中，基於—經修改韋伯 (Wfull)函數來敎上尾力，如下文所論述。注意，在控 制态244確定第二抹除脈衝之最終量值應係如何之前開始 抹除脈衝。然而’時序係如此以使得控制器244能夠 在足夠時間内將第二抹除電壓提供至晶片上電路(例如， 狀態機222)以防止第二抹除脈衝過分斜升。 圖12B緣示將讀取電壓施加至記憶體單元且確定第二抹 除電壓之-過程謂之-個實施例。將參照圖Μ來論述 過程1200。在步驟12〇2中，向記憶體單元之字線施加一第 •讀取電壓。參照圖12八，實例性第一讀取電壓係〇伏。可 ^時向每—字線施加該第一讀取電壓以確定每一？^八!^3串 疋否具有至少一個具有高於讀取電壓之_vt的記憶體單 元。將來自讀取該等NAND串之結果儲存於一第__組資料 鎖:器中。在一個實施方案中，第一讀取花費約2峨秒。 注意，若需要’則可讀取一NAND串上之個別記憶體單 147409.doc •39- 201044405 7L· 在v驟1204中，使第一讀取之結果開始串流化輸出至控 制器244。在一個實施例中，針對多達每一 nane^，將一 「1」或一「〇」自記憶體晶粒212串流化至控制器244。然 而，不需要提供每一 NAND串之結果。舉例而言，某些記 憶體裝置具有極大數目個NAND串。在某些實施方案中， 可存在75，_個NAND串或甚至更多。為執行對第:抹除 電壓之-精確確定，控制244衫f要來自所朴編串 之資料。因此，在一個實施例中，輸出來自NAND串之一 子組的資料。 在步驟副中，向記憶體單元之字線施加—第二讀取電 壓。注意’可在完成將第-讀取之結果發送至控制器冰 之步驟1204之前施加該第二讀取電壓。將來自該第二讀取 之結果儲存於一第二組資料鎖存器中。參照圖】 :資料：流化至控制器-所花費之時間長度與執行 °賣取所花費之時間相比可相對長。 在步驟譲中，在第二讀取完成之後開 ^之斜升。不需要«二讀取完成之後立即開Μ抹= 脈衝。注意’甚至在完成將第—讀取之結果除 244之前開始第二抹除脈衝。在-個實施方宰中、，=器 出致使抹除脈_始朝向1設電壓斜和狀態機 電壓以使得其不會太高而過度抹除記憶體亥預設 過程测中停止此抹除脈衝。在—個實施例中。：稍後在 衝具有一受控上升時間以為確定第二抹除電壓提:::： 147409.doc 201044405 間。一實例性上升時間係1 v/4〇微秒。因此，使抹除脈衝 上升至10 V將花費約400微秒。 在步驟1210中’將由施加第二讀取電壓所產生之結果提 供至控制器244。如圖中所繪示，不將來自第二讀取之 結果發送至控制器244直至已完全發送來自第一讀取之結 果之後。此序列係為了方便起見且並非係一要求。作為一 替代方案，可在仍正發送第一結果之同時將來自第二讀取 之結果發送至控制器244。 〇 在步驟1212中，控制器244基於來自第一讀取及第二讀 取之貝料確定第二抹除電壓。控制器244基於試驗抹除之 後的抹除臨限值分佈之預期統計特性確定第二抹除電壓。 在一個實施例中，控制器244執行一表查找以確定第二抹 除電壓。可基於對記憶體裝置所執行之測試來構造該表。 在個實施例中，控制器244使用讀取計數來求出閣述試 f抹除之後的抹除分佈之形狀的—方程式(例如，經修改 ❹章伯方程式）中之-個或多個未知數。在識別經修改韋伯 方程式中之未知數之後’基於經修改韋伯方程式確定上尾 仕一 實施方案中，對記憶體裝置執行測試以確定將: !抹除Vt分佈之至少上部之預期形狀之一數學模型。 :’該數學模型可不闡述整個分佈之形狀。在本實例中 於預期分佈之下部係起伏的，因 J囚此该數學模型可不闡: ^然而’在預期針對其該數學模型係有效之電壓下: 讀取及第二讀取。作為一實例，可預期分佈之上— H7409.doc -41 - 201044405 之形狀具有一高斯分佈。下部之形狀可不係高斯分佈。此 外’由於分佈之顛簸性（bumpiness)，可難精下部進行建 模。然而，不對預期針對其不會保持該模塑之部分執行日 測。 注意，該數學模型可闡述抹除分佈之整個形狀，而非僅 闡述上β。可用於闡述抹除分佈之整個形狀之—種類型之 數學模型係--般化極值分佈。—種類型之—般化極值分 Ο 佈係-韋伯函數。以下在方程式4At顯示—經修改常伯函 數之累積分佈函數（cdf)之一方程式。 ~~λ 方程式4Α 在上述經修改韋伯方程式中，U係單位階躍函數，使本 對於C0係U(X)=1，且對於X<(HSU(X) = 0。因此，該經修泛 韋伯cdf對於ax+b<0係零。在一個實施例中，變數X係字截 電壓。變數X亦可表示如自字線所量測的單元之臨限電属 VT。在方程式4A中’ k係一形狀參數（對於k>〇)，且人係一

尺度參數（對於λ>0)。變數「a」亦係一尺度參數，且「匕 係使分佈沿X軸移位之一移位參數。 可藉由工程表徵來確定之適合值，為簡化該確定， 可在不失一般性之情形下將λ之值設定為i。在此情形下， λ不影響該經修改韋伯cdf之尺度。然而，可賦予1除丨以外 的一值。由於λ之任一變化等效於a&b之一變化，因此將 參數「a」及「b」引入至韋伯分佈中使得人冗餘。舉例而 言，a=5、b=10且λ=1與a=2、b=20且λ=2產生完全相同分 147409.doc •42- 201044405 佈。λ之任一變化可插進於一對&及b之變化中β因此，在 不失一般性之情形下方程式4Α可重寫為： 方程式4Β F(x,k,atb) = -exp(-(ar + b)k)\ Μ. f ax+b > 〇 讀取電麼gX2下之兩個讀取作業將產生正規化計數 Ο

及F2=F(X--X2) ’丨等係藉由以下方式而獲得： 將被偵測係分別處於字線電“及心下之單元之數目除以 正抹除之區塊之-所選字線上之單元之總數目 用以下程序來找出a&b: 重新配置上述方程式之各項： exp((-K+6)*)=[i_F1(xl)] exp“气卟考,)] 對兩邊取自然對數： ((如1 +疗)’ _执)](H叫+外Mi-啡2)] 或： (ax^by^-Hl-FM] ^+1>ϊ-Ιη[1-ρΛχ^ 再次對兩邊取自然對數： 將兩邊除以k且對兩邊取指數： 一 +6)=ln 严A]:。 J !& j = C2 147409.doc • 43· 201044405 由於FeFO^x,)、F2=F(x=X2)ak已知，因此易於使用上 述表達式獲得〇1及Ο，且然後使用以下兩個方程式來獲得 「a」及「b」： 又于 注意，以上假定k之一固定值，此使計算簡化。k之值未 必係一常數；然而，基於工程分析，可為k確定—給定技 術之一適合常數。k之值可係記憶體裝置技術之特性。舉 例而言，k可係記憶體單元性質（例如實體大小及其他物^ 性質）之一函數。因此，k之值未必在經製作具有相同記憶 體陣列設計之記憶體裝置之中顯著變化。k之一實例性值 係4.6，然而，k可具有另一值。可以實驗方式確定用於一 給定記憶體陣列設計之一適合值。舉例而言，在抹除 記憶體單元之後收集臨限電壓分佈資料。然後，使用方程 式4B作為一擬合函數，同時求出a、b&k之值以最佳化所 收集資料與方程式4B之間的擬合。可使用不同抹除電壓基 於若干組資料來執行該擬合。此外，可針對不同字線以及 針對已經歷不同數目個程式化/抹除循環之記憶體單元來 收集不同資料。因此，該等結果產生让之多個值。然後， 基於該等結果，為k選擇一常數。在為k選擇一常數之後， 可藉由保持k常數且使方程式4B與所收集資料擬合時僅針 對a及b進行最佳化來驗證其適合性。若需要，則可為乂選 擇另一常數值且使用方程式4B再次僅最佳化a&b。在實踐 中可使用產生擬合函數（方程式43)與實際資料之間的最低 147409.doc • 44 - 201044405 均方根（RMS)誤差之k值。 上述擬合過程亦將針對每一組所收集資料產生「a」及 「b」之值。然而，在實踐中並不使用「&」及「、之彼 等值。而係，在實踐中可基於來自如上文所闡述之第一讀 取及第二讀取之資料來確定「a」&「b」之值。舉例而 5，在一初始抹除脈衝之後，在兩個不同讀取電壓下執行 兩個讀取。作為一實例，在施加至屬於正抹除之區塊之— 資料頁上之單元之子線的Χι=〇 乂及丨V下執行該等讀 Ο 取。對於每-讀取，確定對回應於該讀取而接通之記憶體 單元之數目的一計數。一旦藉由將每一所量測計數除以正 讀取之單元數目而正規化，此等計數即變為Fi=F(x=^)、 F2=F(X=X2)，且用於基於上述公式來確定「a」及「b」。 在-個實施例中，即時執行此計算。然而，可使用一表驅 動方法。 -旦確定「a」及「b」之值，即可依據經修改韋伯函數 ❹直接確疋上尾Vt(使用k之一適合值）。亦即，將上尾vt定義 為位於f伯他之上端上之某—位置處。如上文所論述， 可基於試驗抹除脈衝之量值及上尾Vt來確定第二抹除脈衝 之一適合量值。 注意，精確地求出經修改之韋伯函數中之未知數（aD) 之能力將受在抹除分佈上之何處進行兩個樣本讀取之影 a在1固實施你j中，在預期名十對第一讀取及第二讀取分 別‘致、，·勺30/〇之§己憶體單元及約6〇%之記憶體單元接通之 4取電壓下執行第—讀取及第二讀取。然而，可以不同百 147409.doc -45- 201044405 =n若該兩個讀取中之—者或兩者具有指示與此 標之一實質差異之值，則可執行-個或多個額外讀 取。舉例而言’若第-讀取及第二讀取係在0 V及1 V下， :兩者皆導致一小百分比之記憶體單元接通，則可在更高 °賣取電壓下執行一個或多個額外讀取。 右》亥等取並未發生於抹除分佈上之適合位置處，則另 一選項係執行比試驗脈衝強之—抹除脈衝以將抹除分佈推 車又低電壓刀佈且然後在相同（或不同）電壓下重複該等 η賣取轉回參照圖12Α中所緣示之實施例，由於第二抹除 脈衝係在控制器接收來自第—讀取及第二讀取之所有資料 之則開始’因此對第二抹除電壓（即在其下停止抹除脈衝 之電壓）之控制器計算經設計以使抹除分佈移位以使得可 收集較佳資料用於依據經修改韋伯函數確定上尾Vt。然 後，控制器致使對新的抹除分佈執行額外讀取。亦可使用 除經修改韋伯函數以外的其他類型之一般化極值分佈。 在一個實施例中，所開發之模型具有兩個未知數。使用 係基於來自第一讀取及第二讀取之資料之值（Ml，M2)來 確定該兩個未知數。作為一實例，該兩個未知數可係平均 值及標準偏差。可基於Ml及M2使用具有以下通式之方程 式5及方知式6來確定該等未知數。 平均值=F(M1，M2) 方程式5 標準偏差=G(M1，M2) 方程式6 因此’基於自第一讀取及第二讀取導出之資訊，可確定 該兩個未知數。依據該平均值及標準偏差，可確定上尾 147409.doc •46- 201044405

Vt 注意，如在具有經修改韋伯方程式之實例中 制器244確定兩個未知數。舉例而一 不茜要控 任何讀取之情形下預測該標準偏 °預期可在不執行 憶體裝置所執行之測試及該標準 f係基於對冗 除至下-試驗抹除顯著不同之 自—個試驗抹 版定。亦注立，— 定係相對於例如該標準偏差之— /思，右此—假 禾知數而做出，則可A认 一皁個讀取確定上尾因此， 基於 Ο ❹ 求。 钒仃兩個續取並非係—要 注意，指示極少NAND串且右；5 ,丨、， 有至少—個具有高於第二婧 取電壓之一 Vt的記憶體單元之一第— 3賣 取曾在高於上尾Vt進行過。在一個實施例中’若^二

取看似已在高於上尾Vt而進行，則忽略該第二讀取。；Z :較低電麼下進行-新讀取或者控制器冰可基於—單個 碩取破定第二抹除電壓。 可發生以下情形：用於確定該等未知數之方程式相當複 雜。因此’並非使控制器244求出該等未知數，而是在一 個實施例巾控制244執行—表錢。可藉由針對⑷及⑽ 之不同組合執行上述計算來構造該表。在 中，在不導出用於求出該等未知數之方程式之情:= 一表。舉例而言，可基於根據經驗收集之資料來構造該 表。 在確定上尾Vt之後，控制器244確定第二抹除電壓之一 適合量值。以上方程式1及方程式2闡述一種用於控制器確 147409.doc -47- 201044405 定第一抹除電壓之技術。在步驟丨214中，控制器244給狀 態機222提供第二抹除電壓之最終量值。在一個實施例 中’控制器244提供欲輸入至控制抹除脈衝之量值之一 DAC的一值。在步驟1216中，狀態機222致使抹除脈衝在 第二抹除之量值處停止。在一個實施方案中，狀態機222 將一命令發送至記憶體陣列以修改抹除脈衝。在一個實施 例中，控制器244與記憶體晶粒212係在相同晶片上。因 此’讀取資料至控制器244之通信係在晶片上。 圖13係闡述用於驗證記憶體單元已被抹除之一過程13〇〇 之一流程圖。在—個實施例中’在過程8〇〇之步驟8 1〇與步 驟812之間使用圖13之過程13〇〇。在步驟13〇2中向記憶 體單元把加組抹除驗證條件。在一個實施方案中，採用 源極隨耦器感測。步驟1302包含將位元線放電至接地，此 可藉由接通汲極側選擇閘極(SGD)來達成。然後，向共同 源極線施加-高於零之電壓（例如，2 2 v)且向字線施加某 一電壓（例如’ Q V)。電荷在-給定NAND串之位元線上積 累直至體效應關斷該NAND串中之至少一個記憶體單元為 止。 在步驟1304中，感測NAND串中之每一者以確 NAND串上之阱士 Α 疋0χ 所有記憶體單元是否已被充分抹除。在等待 預疋時間週期供電荷在位元線上積累之後執行步驟 13 04。在 t 貫轭方案中’將一給定位元線上之電壓盥一 參考值進行tl·*私； 丁比較以確定對應NAND串上之記憶體單 任一者是石 τ ^ /、有高於目標值之一 Vt。目標值可係—負值。 147409.doc -48- 201044405 在某些實施方案中’將記憶體單元抹除至多達-3 V。 在個實施例中’若债測到一 ΝΑΝ〇串上之記憶體單元 中每者之Vt已達到目標位準，則儲存於對應資料鎖存器 中之資料改變為-邏輯Γ1」。若偵測到該NAND串具有至 ν個具有尚未達到適當目標位準之一 vt的記憶體單元， 則儲存於對應資料鎖存器中之資料不改變。 在步驟1306中’做出關於是否足夠NAND串已通過抹除 驗證之-確定。在一個實施方案中，允許—定數目個 O NAND争未通過抹除驗證。舉例而言，假如少於32個 NAND串未通過抹除驗證，則整個抹除驗證通過。若抹除 通過，則控制轉至步驟812。 在步驟13 G6處’ ^•確定抹除驗證未通過，則在步驟 中增加抹除電壓。可將抹除電壓增加任一所需量，例如 〇·2 V 〇·5 V、U 乂等。在步驟1312中施加新的抹除電 壓 '然後，再次執行步驟13〇2。注意，可不藉助源極隨柄 ©器技術執行抹除驗證。 圖14係闡述用於驗證記憶體單元之軟程式化之一過程 1400之一流程圖。在一個實施例中，在過程8〇〇之步驟Μ# 之後使用圖14之過程1400。在步驟14〇2中，向記憶體單元 施加一組軟程式化驗證條件。在一個實施方案中，採用源 極隨耦感測。 在步驟1404中，感測NAND串中之每一者以確定有多少 NAND串具有低於一分界電流之一傳導電流。具有一低傳 導電流指示，已過度軟程式化NAND串。如Μ所論述， 147409.doc -49- 201044405 軟程式化意欲向上輕推具有最低vt 致#蔣々柃贼-_ u丨心體早兀之vt而不 可係抹除目標位準。然而，該位二= =準 無需源極隨耦器技術來驗證負vt。因此 二:：應停止之技術係測試有多少咖”具有至少 於某：位準之—vt的記憶體單元。可使用其他 電二在時卜止軟程式化。在等待—預定時間週期供 ^了在位元線上積累之後執行步驟_。在-個實施方案 中，將位元線上之電壓與一參考值進行比較以確定是否已 過分地程式化NAND串中之任一者。 在步驟U06中’基於步驟14〇4之結果做出是否停止軟程 式化之一確定。舉例而言’做出關於有多少NAND串且有 低於-分界電流之一傳導電流之一確定。若太多_串 具有一低傳導電流’則軟程式化應停止。若軟程式化應停 止’則過程1400完成。 在步驟1406處，若確定需要進一步軟程式化，則在步驟 1410中增加軟程式化電壓。可將軟程式化電壓增加任一所 需量，例如0.1 V、0_2 V等。在步驟1412中施加新的軟程 式化電壓。然後，再次執行步驟丨4〇2 ^ ’ 軟程式化過程1400係闡述為程式化區塊中之每— nand 串直至該過程完成為止。然而，不需要每一 nand串在整 個過程中繼續接受程式化Q在—個實施例中，每當已充分 程式化一給定NAND串時，將其鎖定以免進一步程式化。 上述實例係相對於NAND型快閃記憶體而提供。然而， 147409.doc •50· 201044405 本發明之原理亦應用於其他類型之非揮發性記憶體，包含 彼等當前存在的非揮發性記憶體及彼等預期使用正開發之 新技術之非揮發性記憶體。 出於圖解說明及闡述之目的，上文已呈現本發明之詳細 闡述。本文不意欲包羅無遺或將本發明限制於所揭示之精 確形式。根據上文之教示内容可做出諸多修改及變化。選 擇所闡述之實施例旨在最好地解釋本發明之原理及其實際 應用，以藉此使熟習此項技術者能夠在各種實施例中並藉 ° 助適合於所涵蓋之特定使用之各種修改更好地利用本^ 明。本發明之範疇意欲由本文之隨附申請專利範圍來界 定。 【圖式簡單說明】 圖1係一NAND串之一俯視圖。 圖2係該NAND串之一等效電路圖。 圖3係一非揮發性記憶體系統之一方塊圖。 0 圖係續'示s己憶體陣列之一個實施例之一方塊圖。 圖5係繪不一感測區塊之—個實施例之一方塊圖。 圖6A繪示—組實例性Vt分佈。 圖6B繪示一組實例性Vt分佈。 圖7係闡述用於抹除及程式化記憶體單元之一過程之一 個實施例之一流程圖。 圖8繪示抹除記憶體單元之—個實施例。 圖9A緣示在施加—程式化脈衝之前記憶體單元之四個^ 分佈之一圖表。 147409.doc -51 - 201044405 圖9B繪示施加一程式化脈衝之後的一 Vt分佈之圖 圖9 C繒·示一試驗抹除之後的一抹除臨限值分佈。 圖10A繪示資料狀態之一隨機化分佈之—實例。 圖10B繪不一 s式驗抹除之後的—實例性vt分佈 圖11A繪示P井電壓對時間之一圖表及字線電壓對時間 之一圖表。 圖11B繪示執行對一區塊（或其他單位）十之記憶體單元 之一掃描以確定一試驗抹除之後一上尾％之—過程之—個 實施例。 圖11C繪示針對施加至P井以抹除記憶體單元之兩個不同 抹除電壓之P井電壓對時間之一圖表及字線電壓對時間之 一^圖表。 圖11D繪示執行對一區塊中之記憶體單元之一掃描以確 疋一減驗抹除之後一上尾Vt之一過程之一個實施例。 圖12 A緣不施加至記憶體單元之抹除脈衝與施加至記憶 體單元以校正資料以確定一第二抹除脈衝之一適合量值之 讀取電壓之間的時序關係之一個實施例。 圖12B綠示將讀取電壓施加至記憶體單元且確定一第二 抹除電壓之一過程之一個實施例。 圖13係闡述用於驗證記憶體單元已被抹除之一過程之一 流程圖。 圖14係闡述用於驗證記憶體單元之軟程式化之一過程之 一流程圖。 【主要元件符號說明】 147409.doc -52· 201044405 100 電晶體 100CG 控制閘極 100FG 浮動閘極 102 電晶體 102CG 控制閘極 102FG 浮動閘極 104 電晶體 104CG 控制閘極 O 104FG 浮動閘極 106 電晶體 106CG 控制閘極 106FG 浮動閘極 120 選擇閘極 122 選擇閘極 126 位元線觸點 128 源極線 〇 200 記憶體陣列 210 非揮發性儲存裝置 212 記憶體晶粒 220 控制電路 222 狀態機 224 晶片上位址解碼器 226 功率控制模組 230B 讀取/寫入電路 147409.doc -53- 201044405 230A 232 234 240A 240B 242A 242B 244 300 420 470 472 480 482 490 492 493 494 496 SGD SGS WLO WL1 WL2 WL3 讀取/寫入電路 線 線 列解碼器 列解碼器 行解碼器 行解碼器 控制器 感測區塊 貢料匯流排 感測電路 匯流排 感測模組 位元線鎖存器 共同部分 處理器 輸入線 資料鎖存器 I/O介面 選擇線 選擇線 字線 字線 字線 字線 147409.doc -54-

Claims (1)

1. 201044405 七、申請專利範圍： 該方法包 1. -種用於操作一非揮發性儲存裝置之方法 括： 使二第一抹除電磨執行對—群組之非揮發性儲存元 件之帛&除，該等非揮發性儲存元件由於該第一抹 除而具有一臨限電壓分佈； 確定該臨限電壓分佈内之—參考電壓； ❹ 土於該第抹除電壓及該參考電壓確定一第二抹除電 壓；及 使用該第二抹除電塵執行對該群組之非揮發性错存元 件之一第二抹除。 2. 如請求項1之方法’其進一步包括： 程式化該群組之非揮發性儲存元件以使得大體上所有 该專非揮發性儲存元件具有至少某一臨限電塵在執行 該第一抹除之前執行該程式化。 Ο 如請求们之方法’其中該群組之非揮發性儲存元件包 含複數個NAND串且其中允許一定數目個該等ν娜串具 有至少-個具有大於該參考電麼之—臨限電壓的非揮發 性儲存元件且其中確定上尾上之-電壓包含： 確定—第-電星，在該第一電麼下大約該一定數目個 该專NAND串具有至少一個具有大於該第_電墨之一臨 限電壓的記憶體單元。 4.如請求们之方法，其尹該確定一參考電應包含： 向該等非揮發性儲存元件之控制閘極施加一第一電 I47409.doc 201044405 壓； 確定係基於有多少該等非揮發性儲存元件未能回應於 該施加該第一電壓而接通之一第一計數； 向該等非揮發性儲存元件之控制閘極施加一第二電 壓； 確定係基於有多少該等非揮發性儲存元件未能回應於 該施加該第二電壓而接通之一第二計數；及 基於該第一計數及該第二計數確定該臨限電壓分佈之 該上尾上之該電壓。 5.如5青求項4之方法，JL中續破定兮会土％ 八甲这確疋°玄參考電壓係基於該第 一抹除之後的該臨限電壓分佈之預期統計特性。 6 ·如凊求項1之方法’其進一步包括： 基於該第二抹除電壓確定一軟程式化電壓；及 施該第"抹除之後向該群組之非揮發性儲存元件 施加该軟程式化電壓。 7 ·如"《求項1之方法，i中該使用#笛 〃宁使帛忒第二抹除電壓執行對 ^、、且之非揮發性儲存元件之一第二抹除包含· 在確定該第二抹除電壓之前 . 斜升。 别向忒弟一抹除電壓 8·如凊求項i之方法，其中該第—抹除 使該臨限㈣分饰之至少一部分一技…致 -可量測臨限電壓窗口内。 μ弟-抹除之後位於 9·如請求項丨之方法，复 步基於預期1Φ " 第二抹除電壓係進— 參考電壓每該第—抹除電壓之單位量值増 147409.doc 201044405 加移位多遠。 該方法包 爪-種用於操作_非揮發性儲存裝置之方法 括： 狂 匕非禪發性儲存元件之複數個NAND串以使得大 ^所有該等非揮發性儲存元件具有至少某—臨限電 使用-第-抹除電麼抹除非揮發性儲存元件之該 個NAND串； 纟使用該第-抹除電壓進行抹除之後確定非揮發性儲 存兀件之該複數個之一臨限電壓分佈之一上尾 上之一電壓； 基於該第一抹除電壓及該上尾上之該電壓確定一第二 抹除電壓；及 使用忒第一抹除電壓抹除非揮發性儲存元件之該複數 個NAND串。 n.如π求項10之方法，其中該確定該上尾上之一電壓包 含： 、向非揮發性儲存元件之該串之控制閘極施加 複數個讀取電壓，該複數個讀取電壓彼此不同； 針對该等讀取電壓中之每一者儲存一計數，該計數係 基於有多少該等N A N D串具有至少一個未能回應於施加 該等磺取電壓中之一者而接通之非揮發性儲存元件，每 一計數與該等讀取電壓中之一者相關聯； 基於有多少非揮發性儲存元件之該等NAND串被允許 147409.doc 201044405 上之6亥電壓的一臨限電壓 叶數t之一者或多者；及 之該等讀取電壓確定該上 具有至少一個具有高於該上尾 之非揮發性儲存元件來選擇該等 基於與該等選定計數相關聯 尾上之該電壓。 12. 13. 如請求項U之方法，其中該針對該㈣取電壓之-特定 讀取電壓儲存該計數包含： 一旦與該特定讀取電壓相關聯之該計數超過某一值， 即忽略該等NAND串中之任何額外NAND串是否具有至少 —個未能回應於施加該特㈣取電壓而接通之非揮發性 儲存件。 如請求項10之方法，其中該確定該上尾上之_電壓包 含： 向非揮發性儲存元件之該複數個NAND串之控制閘極 施加一第一讀取電壓； 感測一組該複數個NAND串上之第一信號，該感測係 回應於該施加一第一讀取電壓； 向非揮發性儲存元件之該等NAND串之該等控制閘極 知加一第二讀取電壓’該第二讀取電壓不同於該第一讀 取電壓； 回應於該施加一第二讀取電壓感測該組NAND串上之 第二信號；及 基於該等第一信號、該等第二信號及該第一抹除之後 的該臨限電壓分佈之預期統計特性確定該上尾上之該電 壓。 147409.doc 201044405 14.如請求項Η)之方法，其中該第—抹除之後的該臨限電壓 分佈係-第—臨限電壓分佈且非揮發性儲存元件之該複 數個NAND串具有該第二抹除之後的一第二臨限電壓分 佈且該方法進一步包括： 基於该第二抹除電壓確定—程式化電壓；及 藉由在執行該第二抹除之後向非揮發性儲存元件之該 等NAND串之控制閘極施加該程式化電壓來壓縮該第二 6¾限電壓分佈。 〇 15.-種用於操作-非揮發性儲存裝置之方法，該方法包 括： 預凋知群組之非揮發性儲存元件以促進確定與該群 組之非揮發性儲存元件在抹除該群組之非揮發性儲存元 件之後將具有的—抹除臨限值分佈之一上尾相關聯之一 臨限電壓； 將該群組之非揮發性儲存元件抹除為具有該上尾之該 Q 抹除臨限值刀佈’在該程式化之後使用-第-抹除電壓 執行該抹除； 疋/、該抹除Ss限值分佈之該上尾相關聯之該臨限電 壓； 基於該第一抹除電壓及與該上尾相關聯之該臨限電壓 確定一第二抹除電壓；及 使用該第-& Π/ν e 乐一抹除電壓抹除該群組之非揮發性儲存元 件。 16 ·如清求項15夕士、+ 万法’其中該預調節一群組之非揮發性儲 147409.doc 201044405 存元件包含： 同時向該等非揮發性儲存元件中之每一者施加一裎式 化電壓以致使大體上所有該等非揮發性儲存元件具有至 少某-臨限電壓，該某一臨限電壓大於施加至該等非揮 發性儲存元件以確定與該抹除臨限值分佈之該上尾相關 聯之該臨限電壓的電壓。 17. 如明求項15之方法，其中該預調節促進對與該抹除臨限 值分佈之該上尾相關聯之該臨限電壓之精確量測。 18. 如叫求項15之方法’其中與該抹除臨限值分佈之該上尾 相關聯之該臨限電壓係在一可量測電壓臨限值窗口内。 上月求項1 5之H其巾該確定與該抹除臨限值分佈之 該上尾相關聯之該臨限電壓包含： f定係基於有多少該等非揮發性儲存元件未能回應於 一弟一讀取電壓而接通之一第一計數； 一確定係基於有多少該等非揮發性儲存元件未能回應於 弟一讀取電壓而接通之一第二計數；及 :據該[計數及該第：計數特以確定與該抹除臨 限值分佈之該上尾相關聯之該臨限電壓。 2求項15之方法，其中該確第二抹除電壓係進一 預期與該抹除臨限值分佈之該上尾相關聯之該臨 電壓母該第—抹除電壓之單位量值增加移位多少。 如明求項20之方法，其進一步包括動態地確定一參數， ==預期與該抹除臨限值分佈之該上尾相關聯之 二…纟母该第一抹除電壓之單位量值增加移位多 147409.doc