TW200425442A - Semiconductor chip package structure and method - Google Patents
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Description
200425442 五、發明說明(1) 【發明所屬之技術領域】 本發明係有關於一種半 曰一 法,更特別地,係有關於一 _阳凡封裝體及其之封裝方 構更穩固之半導體元封f J夠縮短封裝時間且產品結 .【先前技術】 以體及其之封裝方法。 請參閱第十和十一圖所- Λ 11上形成料12的習知製程:被:;?導體晶元10之焊塾 如在第十圖中所示,首 焊墊11上係施加有—層錫^ : ‘二半晶元10之每一 處理,於該半導體晶元10二每二f Τ著回焊(refl〇W) 形成-錫球12,如在第十—圖中戶;;示。上的該層錫貧係成 =:以i:述的製程及其成品具有如下之缺點。 回1处理需要的時間相當長,導致整個半導體 曰 =封裝體的製造時間加長而因此產量降低而成本二:體 ^ ,球12容易從半導體晶元10的焊墊11脫離。再者, 錫f12從晶元之表面到錫球之頂端的高度係難以控制以致 於,、個錫球1 2的高度係彼此不同,因此,當與外部電路 電乳連接時容易發生接觸不良或根本沒有連接的現象。 【發明内容】 一有鑑於此,本案發明人遂以其從事該行業之多年經 ^ i並本著精益求精之精神,積極研究改良,遂有本發明 一種f導體晶元封裝體及其之封裝方法』產生。 I月之目的疋為提供一種能夠縮短封裝時間且產品 結構更%、固之半導體晶元封裝體及其之封裝方法。
200425442 五、發明說明(2) 根據本發明之一特徵,一種半導體晶元封裝體的封裝 方法,包含如下之步驟:提供一半導體晶元,該半導體晶 元具有一焊墊安裝表面及數個安裝於該表面上的焊墊;於 該半導體晶元的每一焊墊上施加一具有固定作用的介質; 經由該介質來於該半導體晶元的每一焊墊上設置一球形元 件;於每一球形元件上形成一電鍍層,每一電鍍層係延伸 到對應之焊墊之在該介質四周的表面上;及以光阻材料於 該半導體晶元之表面上形成一覆蓋該半導體晶元之焊墊安 裝表面及該等電鍵層的保護層,藉由使用光罩的曝光和化 學沖洗等處理,該保護層之覆蓋該等電鍍層之頂部部份的 部份係被移去。 根據本發明之另一特徵,一種半導體晶元封裝體之封 裝方法,包含如下之步驟:提供一半導體晶元,該半導體 晶元具有一焊墊安裝表面及數個安裝於該表面的焊墊;以 電鍍方式於每一個焊墊上形成一導電金屬層;於該半導體 晶元之每一焊墊上的電鍍層上形成一錫球基座,每一個錫 球基座在其之上表面係形成有一下陷到對應之導電金屬層 的凹坑;於每一個錫球基座的凹坑内置放一錫球,藉由回 焊處理,每一個錫球係會與對應之導電金屬層電氣地連 接;及以光阻材料於該半導體晶元之表面上形成一覆蓋該 半導體晶元之焊墊安裝表面及該等錫球的保護層,藉由使 用光罩的曝光和化學沖洗等處理,該保護層之覆蓋該等錫 球之頂部部份的部份係被移去。 根據本發明之又另一特徵,一種半導體晶元封裝體,
200425442 五、發明說明(3) 包含:一半導 及數個安裝於 一焊墊上之具 該半導 形元件 該介質 之曝露 根 包含: 及數個 形成有 之導電 面係形 坑;被 球係會 於該半 部份的 【實施 在 是,相 為了清 例描繪 第 之半導 體晶元 上的電 四周的 該等電 據本發 一半導 安裝於 一導電 金屬層 體晶元,該 該表面上的 有固定作用 之對應之焊 鍍層,該等 表面上;及 鍍層之頂部 明之再另一 體晶元,言亥 該表面的焊 金屬層;形 上的錫球基 成有一下陷到在對 置放於每一個錫球 與對應 導體晶 保護層 方式】 本發明 同的標 楚揭示 之焊墊的導 元之焊墊安 半導體 焊墊; 的介質 墊上的 電鍍層 一形成 部份的 特徵, 半導體 墊,每 成於該座,每 應之焊 基座之 電金屬 裝表面 a - „ 曰曰7L具 形成於 ;經由 球形元 係伸 於該半 保護層 一種半 晶元具 一個焊 半導體 一個錫 墊上之 凹坑内 層電氣 上之曝 有一焊墊安裝表面 該半導體晶元之每 該等介質來設置於 件;形成於每一球 到對應之焊墊之在 導體晶元之表面上 導體晶元 有一焊墊 墊在其之 晶元之每 球基座在 導電金屬 的錫球, 地連接; 露該等錫 封裝體, 安裝表面 表面上係 一焊墊上 其之上表 層的凹 每 及 個錫 形成 球之頂部 之較佳實施 號從頭到尾 本發明的特 圖是為示意 之封裝方法 例被詳 係用來 徵,圖 地顯示 的流程 細說明之前,應要注意的 標示相同的元件。此外, 式中的元件並非按實際比 一至四 體晶元 本發明之第一較佳實施例
200425442 五、發明說明(4) 首先,請參閱第一圖所示,一半導體晶元2 0係被提供 。該半導體晶元20具有一焊墊安裝表面21及數個安裝於該 表面2 1上的焊墊2 2 (在圖式中僅顯示一個)。然後,於該 半導體晶元2 0之每一焊墊2 2的中央部份上係施加有一具有 固定作用的介質3 0。該介質3 0可以是為導電材料或非導電 材料。 應要注意的是,該半導體晶元2 〇可以是為一個從一片 晶圓(w a f e r )切割出來的單一晶元或者可以是為未從一片 晶圓切割出來的晶元。 接著,球形元件4 0係經由該介質3 〇來设置於该半導體 晶元2 0之對應的焊墊2 2上,如在第二圖中所示。應要注意 的是,該球形元件4 0可以是由導電或非導電材料形成。隨 後,於每一球形元件4 〇上係以電鍍方式形成一電鍍層4 1。 5玄電鑛層4 1係延伸到該焊塾2 2之在該介質3 0四周的表面上 〇 請參閱第三圖所示,然後,一覆蓋該半導體晶元2 0之 表面2 1和該等電鍍層4丨之由光阻材料形成的保護層5 〇係被 =成。接著’藉由曝光與化學沖洗處理,該保護層5 〇之覆 盖該等電鍍層4 1之頂部部份的部份係被移去以致於每一電 錢層4 1的頂部部份係被曝露俾可與外部電路電氣連接。 與習知技術比較起來,由於該介質3 〇、該球形元件4 〇 和,電鍍層41的設置組合,本發明之第一較佳實施例之與 外#電路電氣連接的導體(電鍍層41)不會輕易從半導體 晶元20的焊墊22脫離。
200425442 五、發明說明(5) '—"' "" 、 第五至九圖示意地顯示本發明之第二較佳實施例之半 導體晶元封裝體之封裝方法的流程。 “如在第五圖中所示,一半導體晶元2〇係首先被提供。 ^ =導體晶元20具有一焊墊安裝表面21及數個安裝於該焊 —安叙表面21的焊墊22 (在圖式中僅顯示一個焊墊)。於 母個烊墊2 2上係形成有一導電金屬層2 3。然後,一由光 =^料形成的覆蓋層6〇係形成於該半導體晶元Μ的 裝表面21上。 接著,藉由曝光與化學沖 應於該半導體晶元2 0之焊墊2 2 基座61。每一個錫球基座61在 到在對應之焊塾2 2上之導電金 六圖中所示。 洗處理,僅該覆蓋層6 0之對 的部份係被留下作為一錫球 其之上表面係形成有一下陷 屬層23的凹坑6 10 ,如在第 隨 球70, 焊處理 氣地連 焊處理 度係得 在 該等錫 21上, 隨 該等錫 後,於 如在第 5 一 接而且 時,每 以維持 回焊處 球7 0的 如在第 後,藉 球7 0之 每一個錫球基座6 1 。在錫 會與對 由於該具有凹坑6 1 一個錫球70從晶元 七圖中所示 個錫球70係 理之後,一覆蓋該 被形成 保護層5 0係 八圖中所示 由曝光和化 頂部部份的 學沖洗 部份係 的凹坑610内係置放一錫 球7 0被置放之後,藉由回 應之焊墊22的電鍍層23電 D 之基座61的設置,在回 之表面到錫球之頂端的高 半導體晶元20之表面21與 於該半導體晶元20的表面 處理,該保護層50之覆蓋 被移去以致於該等錫球7 〇
200425442 五、發明說明(6) 的頂部部份係被曝露俾可與外部電路電氣連接。 綜上所述,本發明之『一種半導體晶元封裝體及其之 、 封裝方法』,確能藉上述所揭露之構造、裝置,達到預期 / 之目的與功效,且申請前未見於刊物亦未公開使用,符合 . 發明專利之新穎、進步等要件。 惟,上述所揭之圖式及說明,僅為本發明之實施例而 已,非為限定本發明之實施例;大凡熟悉該項技藝之人 仕,其所佞本發明之特徵範疇,所作之其他等效變化或修 飾,皆應涵蓋在以下本案之申請專利範圍内。
第9頁 200425442 第一至四圖是為示意地顯示本發明之第一較佳實施例 圖式簡單說明 之半導 體 晶 元 封 裝 體 之 封 裝 方 法 之 流 程 的 剖 視 圖 > 第 五 至 九 圖 是 為 示 意 地 顯 示 本 發 明 之 第 二 較 佳 實 施 例 之半導 體 晶 元 封 裝 體 之 封 裝 方 法 之 流 程 的 剖 視 圖 9 及 第 十 至 十 一 圖 是 為 示 意 地 顯 示 於 一 半 導 體 晶 元 之 焊 墊 上形成 錫 球 之 習 知 流 程 的 剖 視 圖 〇 【圖式 之 主 要 元 件 代 表 符 號 表 ] 10 半 導 體 晶 元 11 焊 墊 12 錫 球 13 錫 膏 20 半 導 體 晶 元 21 焊 墊 安 裝 表 面 22 焊 墊 30 介 質 40 球 形 元 件 41 電 鍍 層 50 保 護 層 23 導 電 金 屬 層 60 覆 蓋 層 61 0 凹 坑 70 錫 球
第10頁
Claims (1)
- 200425442 六、申請專利範圍 1. 一種半導體晶元封裝體的封裝方法,包含如下之步驟: 提供一半導體晶元’該半導體晶元具有一焊塾安裝 表面及數個安裝於該表面上的焊墊; 於該半導體晶元的每一焊墊上施加一具有固定作用 的介質; 經由該介質來於該半導體晶元的每一焊墊上設置一 球形元件; 於每一球形元件上形成一電鍍層,每一電鍍層係延 伸到對應之焊墊之在該介質四周的表面上;及以光阻材料於該半導體晶元之表面上形成一覆蓋該 半導體晶元之焊墊安裝表面及該等電鍍層的保護層,藉 由使用光罩的曝光和化學沖洗等處理,該保護層之覆蓋 該等電鍍層之頂部部份的部份係被移去。 2. 如申請專利範圍第1項所述之方法,其中,在施加介質 的步驟中,該介質是為導電材料。 3. 如申請專利範圍第1項所述之方法,其中,在施加介質 的步驟中,該介質是為非導電材料。4. 如申請專利範圍第1項所述之方法,其中,在設置球形 元件的步驟中’該球形元件是由導電材料製成。 5. 如申請專利範圍第1項所述之方法,其中,在設置球形 元件的步驟中,該球形元件是由非導電材料製成。 6. —種半導體晶元封裝體之封裝方法,包含如下之步驟: 提供一半導體晶元,該半導體晶元具有一焊墊安裝 表面及數個安裝於該表面的焊墊;第11頁 200425442 六、申請專利範圍 乂,錢方式於每一個焊墊上形成一導電金屬層; 球導體晶元之每一焊墊上的電鍍層上形成一錫 到^之ΙΓ固錫球基座在其之上*面係形成有一下陷 J對應之導電金屬層的凹坑; 處理’Hit基座的凹坑内置放-錫球’藉由回焊 接;及 固錫球係會與對應之導電金屬層電氣地連 半導體曰/元,Γ於5亥半導體晶元之表面上形成一覆蓋該 使用光罩的暎Iί面及該等錫球的保護層,藉由 等錫球之頂;匕學沖洗等處理,該保護詹之覆蓋該 7如申# S ^ ί部份的部份係被移去。 球基座的步驟中,七义斤述之方法,其中,在該形成錫 以伞’匕3如下之步驟: 光阻材料於該半導 < 一覆蓋層;及 守體日日凡的焊墊安裝表面上形成 藉由曝光與化學沖洗古 该半導體晶元之焊墊的λ =處理,僅該覆蓋層之對應於 每一個錫球基座在其之=份係被留下作為一錫球基座且 之焊墊上之導電表面係形成有—下陷到在對應 8. -種半導體晶元封h的:;: 半導體晶元,該半、曾3 一 及數個安裝於該表 ¥肢晶元具有一焊墊安裝表面 W丄 衣甶上的垾墊· 形成於該半導體晶元, 的介質; ^母一焊墊上之具有固定作用200425442 六、申請專利範圍 經由該等介質來設置於該半導體晶元之對應之焊墊 上的球形元件; 形成於每一球形元件上的電鑛層,該等電鐘層係延 伸到對應之焊墊之在該介質四周的表面上;及 一形成於該半導體晶元之表面上之曝露該等電鍍層 之頂部部份的保護層。 9.如申請專利範圍第8項所述之半導體晶元封裝體,其中 ,該介質是為導電材料。1 0.如申請專利範圍第8項所述之半導體晶元封裝體,其 中,該介質是為非導電材料。 11.如申請專利範圍第8項所述之半導體晶元封裝體,其 中,該球形元件是由導電材料製成。 1 2.如申請專利範圍第8 項所述之半導體晶元封裝體,其 中,該球形元件是由非導電材料製成。 1 3. —種半導體晶元封裝體,包含: 一半導體晶元,該半導體晶元具有一焊墊安裝表 面及數個安裝於該表面的焊墊,每一個焊墊在其之表 面上係形成有一導電金屬層;形成於該半導體晶元之每一焊墊上之導電金屬層 上的錫球基座,每一個錫球基座在其之上表面係形成 有一下陷到在對應之焊墊上之導電金屬層的凹坑; 被置放於每一個錫球基座之凹坑内的錫球,每一 個錫球係會與對應之焊塾的導電金屬層電氣地連接; 及第13頁 200425442第14頁
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW092112162A TW594959B (en) | 2003-05-02 | 2003-05-02 | Semiconductor chip package structure and method |
US10/833,151 US6921715B2 (en) | 2003-05-02 | 2004-04-28 | Semiconductor package and method of fabricating same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW092112162A TW594959B (en) | 2003-05-02 | 2003-05-02 | Semiconductor chip package structure and method |
Publications (2)
Publication Number | Publication Date |
---|---|
TW594959B TW594959B (en) | 2004-06-21 |
TW200425442A true TW200425442A (en) | 2004-11-16 |
Family
ID=33308945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW092112162A TW594959B (en) | 2003-05-02 | 2003-05-02 | Semiconductor chip package structure and method |
Country Status (2)
Country | Link |
---|---|
US (1) | US6921715B2 (zh) |
TW (1) | TW594959B (zh) |
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US6756184B2 (en) * | 2001-10-12 | 2004-06-29 | Taiwan Semiconductor Manufacturing Co., Ltd | Method of making tall flip chip bumps |
-
2003
- 2003-05-02 TW TW092112162A patent/TW594959B/zh not_active IP Right Cessation
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2004
- 2004-04-28 US US10/833,151 patent/US6921715B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TW594959B (en) | 2004-06-21 |
US20040219712A1 (en) | 2004-11-04 |
US6921715B2 (en) | 2005-07-26 |
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