Claims (1)
Устройство фазировани импульсов содержит задающий генератор 1, линию 2 задержки, коммутатор 3, реверсивный счетчик Ц, фазовый дискриминатор 5., синхронизатор 6, блок 7 сравнени фаз, элемент ИЛИ 8-и элемент И 9. 39 Устройство работает следуюидим образом . Последовательность импульсов с задающего генератора 1 поступает на вход линии 2 задержки, с отводов которой последовательности тех же, но сдвинутых по фазе импульсов поступают на информационные входы коммутатора 3. На его выход проходит лишь последовательность, поступающа на информационный вход, который соответ ствует коду, подаваемому на управл ющие входы Iонмутатора 3 с выходов реверсивного счетчика k. Эта последовательность импульсов поступает на вход фазового дискриминатора 5 где происходит сравнение ее фазы с фазой сигнала, приход щего с синхронизатора 6. Полученный в результате сравнени сигнал расфазировани поступает на управл ющий вход реверсив ного счетчика Ц, который в соответствии с ним производит вычитание или прибавление единицы при поступлении каждого импульса с синхронизатора 6 ,на его счетный вход. Тогда код на выходе реверсивного счетчика 4 измен етс , что влечет за собой однознач но ему соответствующее переключение коммутатора 3 на пропускание последовательности , поступающей с предыду щей или последующей ступени линии 2 задержки. Таким образом, устанавливаетс соответствие фаз последовательности импульсов на выходе коммутатора 3 ссигналом, поступающим с синхронизатора 6„ Одновременно с этим в блоке 7 сра нени фаз посто нно сравниваютс фазы последовательности импульсов на среднем отводе линии 2 задержки и сигнала, поступающего с синхронизатора 6. В случае их совпадени на выходе блока 7 .сравнени фаз по вл етс сигнал,.который поступает через элемент ИЛИ 8 на установочный вход реверсивного счетчика , устанавлива его в состо ние, соответствующее пропуску через коммутатор 3 последовательности со среднего от вода линии 2 задержки, котора в это Врем совпадает по фазе с сигналом, поступающим с синхронизатора. Это позвол ет осуществл ть фазирование как на низкой частоте, когда полноdTbio используетс вс линии 2 задержки , так и на высокой частоте, когда используетс только ее часть. Кроме того, если реверсивный счетчик А досчитает до Состо ни , соответствующего пропуску через коммутатор 3 последовательности с первого или последнего отвода линии 2 задержки , а фаза последовательности с ее среднего отвода не совпадает с фазой сигнала на выходе синхронизатора 6, следующим шагом устройство об -зательно перейдет на пропускание .последовательности , поступающей на последний вход коммутатора 3. Так как он объединен со средним его входом, на выход коммутатора 3 поступит последовательность импульсов со среднего отвода линии 2 задержки. При этом элемент И Ч обнаружит это состо ние реверсивного счетчика k и через элемент ИЛИ 8 установит его в сое то ние, соответствующее пропусканию через коммутатор 3 этой же последовательности , но через его средний информационный вход, т.е. в исходное состо ние. Таким образом, шаг, соответствующий переходу от последовательности, поступающей с первого или последнего отвода линии 2 задержки, к последовательности , поступающей с ее среднего отвода, также вл етс обычным шагом в пpoцec ce J pддepжaни фазиро- вани . Благода.р этому лини 2 задержки может иметь на два звена задержки меньше (по числу отводов), чем элегмент И 9, а устройство фазировани будет устойчиво работать и в том случае , если разность фаз между последовательностью на среднем выходе линии 2 задержки и на ее первом и последнем вь1ходах меньше периода частоты задающего генератора на максимально допустимую величину шага коррекции В целом работу устройства фазировани импульсов можно представить следующим образом. Пусть в начальный момент фаза сигнала на выходе синхронизатора 6 соответствует фазе последовательности на среднем выходе линии 2 задержкиi тогда реверсивный счетчик k установлен блоком 7 сравнени фаз в состо ние , соответствующее пропусканию через коммутатор 3 последовательности импульсов поступающей на его средний информационный ВХОА„ 5 Если происходит постепенное расфазирование сигнала с выхода синхро низатора 6 и последовательности на среднем выходе линии 2 задержки, то при его некоторой наперед заданной величине блок 7 сравнени фаз прекращает выдачу сигнала, и тогда реверсивный счетчик k производит, в I зависимости от знака расфазировани , пр мой или обратный счет импул сов, поступакхцих на его счетный вход Изменение кода на выходе реверсивно го счетчика 4 влечет за собой после довательное переключение импульсных последовательностей, проход щих через коммутатор 3. Это происходит до тех пор, пока фаза сигнала синхрони затора 6 не совпадает с фазой импул сов на среднем выходе линии 2 задерж ки (с заданной расчетом точностью), что вы витс блоком 7 сравнени фаз или.пока на выходе реверсивного счет чика не по витс код, соответствующий пропусканию последовательности импульсов через последний 2и-й ин формационный вход коммутатора 3 что вы витс элементом И 9. В этих случа х через элемент ИЛИ 8.на вход установки реверсивного счетчика k поступает сигнал, который устанавливает его в состо ние, которое было в начальный момент описываемого цикла . Далее процесс работы устройства повтор етс . Предлагаемое устройство фазировани импульсов может работать в любом интервале частот, ограниченном по низкой частоте величиной времени задержки линии 2 задержки, а по высокой частоте - быстродействием уст|ройства , при этом, если работа про|ис 1одит на высоких частотах интервала , используетс только часть линии 2 задерухки, прилегающа к ее середине , при понижении частоты в работу включаютс выводы линии 2 задержки, все далее и далее отсто щие от ее середины. Так как обычно требуетс , чтобы при этом-1оставалась посто нной относительна величина шага коррекции , то при понижении частоты абсолютна величина шага коррекции увеличиваетс , поэтому в предлагаемом устройстве фазировани величину задержки последовательности импульсов задающего генератора в линии 2 задерж ки от выхода к выходу следует изме6 н ть (измен тем самым и шаги коргде ,2..пЧ; .. . iti 2. 1 - количество выводов линии 2 задержки, Д- - i-йшаг коррекции, равный разности фаз между импульсными последовательност ми на (n-i) и (n-i+1) или (n+i-l) и (n+i) выходах линии 2 задержки, (f- заданна относительна величина шага коррекции, - максимальна частота из диапазона частот, в котором работает устройство фазировани . Необходимо отметить, что при ortpe-, делении шагов коррекции, а также общей величины задержки на линии 2 задержки должны быть учтены их возможные изменени вследствие вли ни каких-либо дестабилизирующих факторов . /1л нормальной работы устройства необходимо выполнение следующих условий Д ыах 1 иох где ,- максимальна абсолютна величина шага коррекции фазы; t - задержки между моментом прихода н информационный вход коммутатора 3 положительного фронта импульса последовательности, проход щей через него, и моментом изменени кода на управл ющих входах коммутатора 3. TO - пауза между отрицательными импул сами последовательности, поступающей с задающего генератора ,1; Tjy, - минимальный период импульсов задающего генератора (тактировани сигнала синхронизации)., ,при котором работает устройство фазировани , Использование в предлагаемом устойстве элементов И, ИЛИ и блока сравени фаз, а также линии задержки, которой величина задержки от выхода выходу измен етс так, что относиельна величина шагов коррекции осаетс посто нной, исключает неободимость а жестких требовани х к табильности частот, параметров ста-. бильности линии задержки, а также обеспечивает возможность применени одного устройства фазировани дл многих частот, например п ти заданных частот, в одной линии св зи. Формула изобретени Устройство фазировани импульсов , содержащее последовательно соединенные задающий генератор, линию задержки и коммутатор, к управл ющим входам которого подключены выходы реверсивного счетчика, к управ л ющему входу которого подключен вы ход фазового дискриминатора, к первому входу которого подключен выход синхронизатора, отличающеес тем, что., с целью расширени рабочего диапазона частот фазировани , введены элементы И и ИЛИ 9 и блок сравнени фаз, при этом выхо ды реверсивного счетчика через эле-j мент И подключены к одному из входов элемента ИЛИ, к другому входу которого подключен выход блока срав- . нени фаз, а выход элемента ИЛИ подключен к установочному входу реверсивного счетчика, выход синхронизатора подключен к счетному входу реверсивного счетчика и к первому вхо, ду сравнени фаз, к второму входу которого подключен средний отвод линии задержки и соответствующий информационный вход коммутатора , выход которого подключен к второму входу фазового дискриминатора. Источники информации, прин тые во внимание при экспертизе 1, Авторское свидетельство СССР N 613511, кл. Н 04 L 7/02, 1977 (прототип).The pulse phasing device contains a master oscillator 1, a delay line 2, a switch 3, a reversible counter C, a phase discriminator 5., a synchronizer 6, a phase comparison block 7, an OR element 8 and an element 9. 39 The device operates in the same way. The sequence of pulses from the master oscillator 1 is fed to the input of the delay line 2, from whose branches the sequences of the same but phase shifted pulses go to the information inputs of the switch 3. Only the sequence to the information input that corresponds to the code goes to its output. to the control inputs of the I-switch 3 from the outputs of the reversible counter k. This sequence of pulses is fed to the input of the phase discriminator 5 where its phase is compared with the phase of the signal coming from synchronizer 6. The resulting phasing signal goes to the control input of the reversible counter C, which, in accordance with it, subtracts or adds one when each pulse arrives from the synchronizer 6, to its counting input. Then the code at the output of the reversible counter 4 is changed, which entails unambiguously for it the corresponding switching of the switch 3 to pass the sequence coming from the previous or next stage of the delay line 2. Thus, it establishes the phase matching of the pulse sequence at the output of the switch 3 with the signal coming from the synchronizer 6 ". Simultaneously, in block 7 of the phase phase, the phases of the pulse sequence are constantly compared at the average delay of the delay line 2 and the signal from the synchronizer 6. In the case of their coincidence at the output of block 7. phase comparison a signal appears, which goes through the element OR 8 to the installation input of the reversible counter, setting it to the state corresponding to the skip es switch 3 of the sequence from the middle of the water line 2 delay, which at this time is in phase with the signal coming from a synchronizer. This allows phasing both at low frequency, when full Tbio is used throughout the 2 delay lines, and at high frequency, when only a part of it is used. In addition, if the reversible counter A counts to the State corresponding to the passage through the switch 3 of the sequence from the first or last tap of the delay line 2, and the phase of the sequence from its middle tap does not coincide with the phase of the signal at the output of the synchronizer 6, the next step is about switches to the sequence that arrives at the last input of switch 3. Since it is combined with its average input, the output of switch 3 will receive a sequence of pulses from the middle tap Nii 2 delays. In this case, the EI element will detect this state of the reversible counter k and, through the element OR 8, set it to the connection corresponding to passing through the switch 3 of the same sequence, but through its average information input, i.e. in the initial state. Thus, the step corresponding to the transition from the sequence coming from the first or last tap of the delay line 2 to the sequence coming from its average tap is also a normal step in the phase delay J process. Due to this, the delay line 2 can have two delay units less (by the number of taps) than the elegment AND 9, and the phasing unit will work steadily even if the phase difference between the sequence at the average output of the delay line 2 and at its the first and last inputs are less than the period of the frequency of the master oscillator by the maximum allowable correction step. In general, the operation of the pulse phasing device can be represented as follows. At the initial moment, let the phase of the signal at the output of the synchronizer 6 correspond to the phase of the sequence at the average output of the line 2 of the delay i then the reversible counter k is set by the phase comparison unit 7 to the state corresponding to passing through the switch 3 a sequence of pulses arriving at its average information HOESA “5” skewing the signal from the output of syncronizer 6 and the sequence at the average output of the delay line 2, then at its predetermined value, the block 7 is compared phase of the signal, and then the reversible counter k produces, in I, depending on the skewing sign, direct or reverse counting of impulses on its counting input. Changing the code at the output of the reversing counter 4 causes the sequential switching of pulse sequences, This happens until the phase of the synchronizer 6 signal coincides with the phase of the impulses at the average output of line 2 of the delay (with a given accuracy calculation) that you see in block 7 of the phase comparison or. At the output of the reversing counter, the code does not appear that corresponds to passing a sequence of pulses through the last 2 nd information input of the switch 3 which is indicated by the AND 9 element. In these cases, the OR 8. 8. input of the reversible counter installation receives a signal, which sets it to the state that was at the initial moment of the described cycle. Next, the operation of the device is repeated. The proposed pulse phasing device can operate in any frequency range limited at a low frequency by the delay time of the line 2 delay, and at high frequency by the device speed, while, if the operation is performed at high frequencies of the interval, only part of the line is used. 2 zadarukhki, adjacent to its middle, with decreasing frequency, the conclusions of the delay line 2 are included in the work, further and further away from its middle. Since it is usually required for this to remain constant relative correction step size, as the frequency decreases, the absolute value of the correction step increases, therefore, in the proposed phasing device, the value of the delay of the pulse sequence of the master oscillator in line 2 delays from the output to the output t (thereby altering the steps of the corde, 2..PCH; ... iti 2. 1 - the number of pins of the delay line 2, E- - the i-th correction step, equal to the phase difference between the pulse sequences on (ni) and (n -i + 1) or (n + il) and ( n + i) the outputs of the delay line 2, (f- is the specified relative step size of correction, is the maximum frequency from the frequency range in which the phasing device operates. It should be noted that when ortpe-, dividing the steps of correction, as well as the total delay on the line 2 delays should be taken into account their possible changes due to the influence of any destabilizing factors. / 1l normal operation of the device the following conditions must be met Dyah 1 ioh where, is the maximum absolute value of the phase correction step; t is the delay between the moment of arrival and the information input of the switch 3 of the positive edge of the pulse of the sequence passing through it and the moment of code change at the control inputs of the switch 3. TO is the pause between the negative impulses of the sequence coming from the master oscillator, 1; Tjy, is the minimum period of the pulses of the master oscillator (clocking of the synchronization signal)., At which the phasing device operates, the use of the AND, OR elements and the phase comparison unit in the proposed arrangement, as well as the delay line, by which the delay value from the output to the output varies, that the relative magnitude of the correction steps is constant, eliminates the need for rigid requirements for frequency stability, the parameters of the parameters. the delay line and also allows one phasing device to be used for many frequencies, for example, five predetermined frequencies, on one communication line. The invention of a pulse phasing device containing a series-connected master oscillator, a delay line and a switch, to the control inputs of which are connected the outputs of a reversible counter, to the control input of which the output of the phase discriminator is connected, to the first input of which the synchronizer output is connected, that., in order to expand the working range of the phasing frequencies, the elements AND and OR 9 and the phase comparison unit are introduced, and the output of the reverse counter through the element j is connected The sensor is connected to one of the inputs of the OR element, to the other input of which the output of the block is connected. phase, and the output of the element OR is connected to the installation input of the reversible counter, the output of the synchronizer is connected to the counting input of the reversible counter and to the first input, to compare the phases, to the second input of which the middle tap of the delay line and the corresponding information input of the switch, whose output is connected to the second input of the phase discriminator. Sources of information taken into account in the examination of 1, USSR Author's certificate N 613511, cl. H 04 L 7/02, 1977 (prototype).