Claims (2)
Изобретение относитс к импульсной технике и может быть использовано 8 измерительных системах различ ного назначени . Известен цифровой умножитель частоты , содержащий последовательно сое диненные формирователь входного сигнала , блок управлени , первый вентил первый делитель частоты, выход которого вл етс выходом цифрового умножител частоты, элемент ИЛИ и первую схему переноса, выход которой подключен к другому входу первого делител частоты, а другой вход - к выходу первого регистра пам ти, входом подключенного к другому входу блока управлени , а также последовательно соединенные кварцевый генератор , первый формирователь импульсов , второй вентиль, второй делитель частоты, выход которого подключен к входу первого регистра пам ти, второй регистр пам ти, другим входом подключенный к выходу второго вентил И К первому .входу третьего вентил , втора схема переноса, к другому входу которой подключен выход элемента И, сумматор и триггер задержки , выход и другой вход которого подключены соответственно к другому и к третьему входу первого вентил , при этом выход блока управлени подключен к- другим входам элемента ИЛИ и второго вентил , к второму входу третьего вентил и через третью схему переноса - к другому входу сумматора , выходом подсоединенного к дру ,гому входу третьей схемы переноса, к третьему входу которой через третий регистр пам ти подключен выход третьего вентил П . Недостаток данного устройства ограниченные функциональные возможности в св зи с тем, что формируемые на выходе импульсы отличаютс по форме от входных импульсов. Наиболее близким к предлагаемому вл етс умножитель частоты следова39 ни импульсов, содержащий импульсный генератор, выход которого соединен с первыми входами логических элементов И, второй вход первого из которы соединен с входом первого формировател передних фронтов, второй вход второго логического элемента И соеди нен с входом второго формировател передних фронтов, выходы каждого логического элемента И и соответствующего ему формировател передних фрон том Соединены с входами одного из двух счетчиков импульсов, выход кажп дого из которых соединен с первым входом одного из двух блоков сравнени , элемента ИЛИ, два входа которого соединены с выходами упом нутых формирователей передних фронтов. Устройство также содержит триггер, два дополнительных счетчика импульсов и четыре дополнительных логических элемента И, выходы двух из которых соединены, с дополнительными входами элемента ИЛИ, а первые входы С вторым входом одного из выходов триггера, вход которого подключен к входной шине, первые входы двух других логических элементов И соединены (соответственно с выходами формирователей передних фронтов, выходы эти дополнительных элементов И по.ключены к первым входам дополнительных счетчиков импульсов, вторые входы которых подключены к выходам соответствующих логических элементов И, а выходы дополнительных счетчиков импульсов соединены с вторыми входами блоков сравнени , выход одного из которых соединен с вторыми входами первого и третьего, а выход второго блока сравнени соединен с вторыми входами второго и четвертого упом нутых дополнительных элементов . Недостаток известного устройства ограниченные функциональные возможности , так как не обеспечивает сохранение формы входных пр моугольных импульсов и выдает на выходе короткие (пиковые )импульсы. Первый импульс соответствует выделенному переднему фронту, независимо от длительности импульсов входной последовательности . Цель изобретени - расширение фун циональных возможностей. Поставленна цель достигаетс тем что в умножитель частоты следовани содержащий четыре счетчика импульсов четыре элемента И, первый триггер. пр мой выход которого соединен с первым входом первого элемента И, выход которого соединен со счетным входом первого счетчика импульсов, а второй вход - с первым входом второго элемента И, выход которого соединен со счетным входом второго счетчика импульсов и формирователь импульсов по переднему фронту, выход которого соединен с первым входом элемента .ИЛИ, введены второй, третий и четвертый триггеры, дополнительные счетчики импульсов, два блока элементов И, два элемента задержки, два элемента И-НЕ и формирователь импульсов по заднему фронту, вход которого соединен с входной шиной и входом формировател импульсов по переднему фронту, выход которого соединен с первым входом элемента ИЛИ и с первыми входами первого и второго элементов И-НЕ, вторые входы которых соединены соответственно с пр мым и инверсным выходами -второго триггера, выход первого элемента И-НЕ соединен с единичным входом первого триггера, нулевой вход которого подключен к шине Стоп и с.нулевым входом третьего триггера а выход второго элемента И-НЕ соединен с единичным входом третьего триггера, пр мой выход которого соединен с парным входом третьего элемента И, второй вход которого соединен с тактовой шиной, вторым входом первого элемента И и пе|звым входом четвертого элемента И, второй вход которого соединен с инверсным выходом второго триггера , единичный вход которого соединен с выходом формировател импульсов по переднему фронту, а нулевой вход - с шиной Пуск, при этом счетный вход первого счетчика импульсов соединен с выходом элемента ИЛИ и входом первого элемента задержки, разр дные входы - с выходами блока элементов И, первые входы которого соединены с выходом первого элемента задержки, а вторые входы - с разр дными выходами третьего счетчика импульсов, вход которого соединен с выходом первого дополнительного счетчика импульсов, вход которого соединен с выходом третьего элемента И, а выход первого счетчика импульсов соединен с вторым входом элемента ИЛИ и единичным входом четвертого триггера, выход которого подключен к второму входу второго эле- , мента И, а нулевой вход - к выходу второго счетчика импульсов, его же счетному входу второго элемента задержки , выход которого соединен с первыми входами второгр блока элементов И, вторые входы которого соединены с разр дными выходами четвертого счетчика импульсов, вход которого соединен с выходом второго до полнительного счетчика импульсов, вход которого соединен с выходом чет вертого элемента И, третий вход которого соединен с входной шиной, при чем разр дные входы второго счетчика импульсов соединены с выходами второ го блока элементов И. На фиг. 1 представлена структурна электрическа схема предлагаемог устройства; на-фиг. 2 - временные ди аграммы, показывающие его работу. Устройство содержит счетчики ИМПУЛЬСОВ, элемент ИЛИ 5 элементы И 6-9, триггеры 10-13, формирователь Ik импульсов по переднему фронту, состо щий из элемента НЕ 15, конденсатора 16, элемента И 17, формирователь 18 импульсов по заднему фронт состо щий из элементов НЕ 19 и 20, элемента И-НЕ 21, конденсатора 22, блоки 23 и 2 элементов И, .элементы И-НЕ 25-и 26, элементы 27 и 28 задержки , дополнительные счетчики 29 и 30 импульсов, входную шину 31, тактовую шину 32, шину Стоп 33, шину Пуск 3, выходную шину 35. Умножитель частоты следовани импульсов работает следующим образом В исходном состо нии счетчики 1-4 обнулены. В счетчике 29 коэффициент пересчета установлен равным требуемой кратности умножени частоты следовани . Коэффициент пересчета счетчика 30 равен единице. Тактовые импульсы не поступают на входы счетчиков , так как элементы 6-8 закрыты низкими потенциалами на входах, снимаемых с пр мых выходов триггеров 10, 13 и 12 соответственно. Элемент 9 закрыт по третьему входу низким потенциалом на шине 31 в отсутствие входного импульса. При по влении первого импульса по ложительной пол рности .на шине 31 (диаграмма б, фиг.2), элемент 9 откроетс на врем действи импульса и тактовые импульсы с шины 32начнут заполн ть счетчик Ц. Так как коэффи-. циент счета счетчика 30 , то за врем действи импульса и в. счетчик 9 2 k будет записано число ,Fjj, где FO - частота следовани тактовых импульсов (диаграмма 2, фиг.2).Одновременно с приходом первого входного импульса на выходе формировател k по вл етс короткий импульс положительной пол рности tпередний фронт), который через элемент 2б, открытый по одному из входов высоким потенц.иалом с инверсного выхода триггера 18 обнулит единичный вход второго дополнительного триггера 11, который перейдет во второе устойчивое состо ние. Тактовые импульсы с шины 32 через открывшийс элемент 8 начнут заполн ть счетчик 3 через счетчик 29. Частота импульсов на входе счетчика 3 будет определ тьс коэффициентом пересчета счетчика 29, т.е. fa . По окончании действи первого входного импульса в формирователе 18 будет выделен задний фронт этого импульса, который перебросит триггер 11 во второе устойчивое состо ние. На его инверсном выходе по витс низкий потенциал, который закроет элемент Ч ( дл исключени срабатывани от последующих импульсов ) и элемент 2б и одновременно откроет элемент 25 высоким потенциалом с пр мого выхода. При по влении второго импульса входной последовательности в формирователе k будет выделен его передний фронт, который через элемент 25 обнулит нулевой вход триггера 12, который вернетс в исходное состо ние, прекратив подачу тактовых импульсов на вход счетчика 29 через элемент 8. Таким образом элемент 8 будет открыт в течение одного периода Т входной последовательности. Число п импульсов , которое будет записано в счетчике 3 за это врем , составит п, Т Го/К,где К коэффициент пересчета счетчика 29 (диаграмма в, фи г.2 ). Одновременно с этим происходит переключение триггера 10 передним фронтом второго импульса с выхода, элемента 25 и перезапись содержани счетчика 3 в счетчик 1 через вторые входы блока 23 импульсом положительной пол рности с выхода формировател через элемент 5 и элемент 19. Тактовые импульсы с шины 32 через элемент 6 поступают на вход счетчика 1. На выходе счетчика 1 по вл ютс 79 импульсы с частотой , где К коэффициент пересчета счетчика 1, ко торый в данном случае однозначно определ етс числом импульсов, записанных в счетчике 3. Состо ние разр дов счетчика 3 определ етс двоичным выражением числа п,. Например, при (двоичное выражение 100-1) первый и четвертый разр д счетчика 3 будет находитьс под высоким потенциалом , а второй и третий - под низким. Следовательно и первые входы элементов И блока 23 будут находитьс под соответствующими потенциалами . В счетчике 1 при перезаписи будут включены только первый и четвертый разр ды. Это обеспечит прохож дение на выход счетчика 1 каждого дев того импульса (). В общем случае соблюдаетс условие дл первого счетчика 1 , т.е. частота следовани импульсов на выходе первого счетчика 29 будет определ тьс выражением .,rp,e , частота следовани импульсов входной последовательности. Таким образом на выходе первого счетчика 1 будут по вл тьс импульсы с частотой F, превышающей частоту следовани импул сов входной последовательности (с начальной фазой, определ емой передним фронтом) в , где K2-f- коэф фициент пересчета счетчика 2. (диаграмма д, фиг.2). Первый импульс, по вившийс на выходе счетчика 1, переведет тригтер 13 во второе устойчивое.состо ние . Это приведет к открытию элемента 7 высоким потенциалом, с инверс .ного выхода триггера 13. Тактовые импульсы начнут заполн ть счетчик 2. При по влении первого импульса на его выходе происходит перезапись содержимого счетчика в счетчик 2. Одновременно, прекратитс подача тактовых импульсов на его вход, так как этот импульс возвращает триггер 13, исходное состо ние ( диаграмма j, фиг.2). Коэффициент пересчета второг счетчика 2 однозначно определ етс следующим выражением Таким образом, длительность импул са на выходе триггера 13 равна исходной длительности импульса (диагра ма ж, фиг.2)1:;20 Ту,. При высоких значени х коэффициента умножен1 в случа х , когда длительность входных импульсов будет превышать некоторую ве личину Т|, определ емую условием 1 импульсы в выходной последовательности будут перекрыватьс , что, нарушит режим работы устройства. В этом случае возможна перестройка длительности выходных импульсов - укорочение их в кратное число раз, определ емое коэффициентом пересчета счетчика 22. Длительность выходных импульсов при соответствующей его настройке будет определ тьс выра ,i где К -коэффициент - пересчета счетчика 30. В случае, если число имгТульсов тактовой частоты за врем одного периода входной последовательности окажетс некратным требуеммому коэффициенту умножени , в устройстве предусмотрена принудительна синхронизаци , осуществл е- ма передним фронтом входного импульса через элемент 5 и элемент 27 на первые входы блока 23. Начальна фаза первого выходного импульса всегда будет равна начальной фазе входного импульса. Таким образом, предлагаемое устройство позвол ет расширить функциональные возможности, так ,как оно обеспечивает сохранение длительности импульсов входной последовательности, либо кратное изменение этой длительности (укорочение в целое число раз). Кроме того, изменение коэффициента умножени не св зано с перестройкой счетчиков 1-, котора в известных устройствах осуществл етс путем коммутации разр дных выходов этих счетчиков с помощью механических переключающих устройств, . либо от внешних устройств управлени . В предлагаемом устройстве установка требуемого коэффициента умножени осуществл етс настройкой счетчика 29, причем независимо от достигаемой (. сколь угодно высокой) точности, этот коэффициент всегда равен коэффициенту пересчета счетчика 29. Предлагаемое устройство не содержит нестандартных узлов и блоков и легко реализуетс на элементах интегральной техники. Формула изобретени Умножитель частоты следовани импульсов, содержащий четыре счетчика импульсов, четыре элемента И, первый триггер, пр мой выход которого соединен с первым входом первого элемента И, выход которого соединен со счетным входом первого счетчика импульсов, а второй вход - с первым входом второго элемента И, выход которого соединен со счетным входом второго счетчика импульсов и формирователь импульсов по переднему фронту, выход которого соединен с первым входом элемента ИЛИ, отличающийс -тем, что, с целью расширени функциональных возможностей , в него введены второй, третий и четвертый триггеры, дополнительные счетчики импульсов, два элемента задержки, два блока элементов И, два элемента И-НЕ и формирователь импульсов по заднему фрон ту, вход которого соединен с входной шиной и входом формировател импульсов по переднему фронту, выход кото , рого соединен с первым входом элемен та ИЛИ и с первыми входами первого и второго элементов И-НЕ, вторые входы которых соединены соответственно с пр мым и инверсным выходами второго триггера, выход первого элемента И-Н соединен с единичным входом первого триггера, нулевой вход которого подключен к шине Стоп и с нулевым входом третьего триггера, а выход второго элемента И-НЕ соединен с еди ничным входом третьего элемента И, второй вход которого соединен с такт вой шиной, вторым входом-первого эле мента И и первым входом четвертого элемента И, второй вход которогр сое динен с инверсным выходом второго триггера, единичный вход которого соединен с выходом формировател импульсов -по переднему фронту, а ну9 10 левой вход - с шиной Пуск, при этом счетный вход первого счетчика импульсов соединен с выходом элемента ИЛИ и входом первого элемента задержки , разр дные входы - с выходами первого блока элементов И, первые входы которого соединены с выходом первого элемента задержки, а вторые входы - с разр дными выходами третьего счетчика импульсов, вход которого соединен с выходом первого дополнительного счетчика импульсов, вход которого.соединен с выходом третьего элемента И, а выход первого счетчика импульсов соединен с вторым входом элемента ИЛИ и единичным вхо дом четвертого триггера, выход которого подключен к второму входу второ го элемента И, нулевой вход - к выходу второго счетчика импульсов, его же счетному входу и входу второго Э1 емента задеожки, выход котооого соединен с первыми входами второго блока элементов И. вторые входы которого соединены с разр дными выходами четвертого счетчика импульсов, вход которого соединен с выходом второго дополнительного счетчика импульсов , вход которого соединен с выходом четвертого элемента И, третий вход которого соединен с входной шиной , причем разр дные входы второго счетчика импульсов соединены с выходами второго блока элементов И. Источники инфop.aции, прин тые во внимание при экспертизе 1,Авторское свидетельство СССР « , кл. Н 03 В 19/10, 1977. The invention relates to a pulse technique and 8 measuring systems of various purposes can be used. A digital frequency multiplier is known, which sequentially connects an input driver, a control unit, a first valve, a first frequency divider whose output is an output of a digital frequency multiplier, an OR element, and a first transfer circuit whose output is connected to another input of the first frequency divider and another input - to the output of the first memory register, the input of the control unit connected to another input, as well as the series-connected crystal oscillator, the first pulse shaper, the second vein til, the second frequency divider, the output of which is connected to the input of the first memory register, the second memory register, another input connected to the output of the second valve AND the first input of the third valve, the second transfer circuit, the output of the element I, the adder and a delay trigger whose output and another input are connected respectively to the other and to the third input of the first valve, while the output of the control unit is connected to the other inputs of the OR element and the second valve, to the second input of the third valve and through a third transfer circuit - to another input of the adder, the output connected to the core, Goma entry third transfer circuit, to the third input through which the third register memory connected to the output of the third gate n. The disadvantage of this device is the limited functionality due to the fact that the pulses generated at the output differ in shape from the input pulses. The closest to the present invention is a frequency multiplier of the pulse 39 pulse containing a pulse generator, the output of which is connected to the first inputs of logic gates AND, the second input of the first of which is connected to the input of the first front-edge driver, and the second input of the second logic gates AND front-edge driver, the outputs of each logical element AND and the corresponding front-edge driver are connected to the inputs of one of the two pulse counters, the output is up to The first of which is connected to the first input of one of the two comparison units, the OR element, two inputs of which are connected to the outputs of the said front-edge drivers. The device also contains a trigger, two additional pulse counters and four additional logic elements AND, the outputs of two of which are connected to the additional inputs of the OR element, and the first inputs With the second input of one of the trigger outputs, the input of which is connected to the input bus, the first inputs of the other two logic gates And connected (respectively, with the outputs of the formers of the leading edges, the outputs of these additional elements And connected to the first inputs of the additional pulse counters, the second inputs of which are under They are connected to the outputs of the corresponding AND logic elements, and the outputs of the additional pulse counters are connected to the second inputs of the comparison units, the output of one of which is connected to the second inputs of the first and third, and the output of the second comparison unit is connected to the second inputs of the second and fourth mentioned additional elements. This device has limited functionality, since it does not ensure the preservation of the shape of the input rectangular pulses and generates short (peak) pulses at the output. The first pulse corresponds to the selected leading edge, regardless of the pulse duration of the input sequence. The purpose of the invention is the expansion of functional capabilities. The goal is achieved by the fact that in the following frequency multiplier, which contains four pulse counters, the four elements AND, the first trigger. The direct output of which is connected to the first input of the first element I, the output of which is connected to the counting input of the first pulse counter, and the second input to the first input of the second element I, the output of which is connected to the counting input of the second pulse counter and pulse generator on the leading edge, output which is connected to the first input element. OR, the second, third and fourth triggers are introduced, additional pulse counters, two blocks of AND elements, two delay elements, two NAND elements and a pulse shaper on the back f An input whose input is connected to the input bus and an input of the pulse former on a leading edge, the output of which is connected to the first input of the OR element and to the first inputs of the first and second AND-NOT elements, the second inputs of which are connected respectively to the forward and inverse outputs of the second trigger , the output of the first element is NOT connected to the single input of the first trigger, the zero input of which is connected to the Stop bus and the zero input of the third trigger, and the output of the second AND input is not connected to the single input of the third trigger, direct the output of which is connected to the paired input of the third element I, the second input of which is connected to the clock bus, the second input of the first element I and the first input of the fourth element I, the second input of which is connected to the inverse output of the second trigger, the single input of which is connected to the output of the pulse former on the leading edge, and the zero input — with the Start bus; the counting input of the first pulse counter is connected to the output of the OR element and the input of the first delay element, the discharge inputs — to the outputs of the block of elements And, the first the strokes of which are connected to the output of the first delay element, and the second inputs to the bit outputs of the third pulse counter, the input of which is connected to the output of the first additional pulse counter, the input of which is connected to the output of the third element I, and the output of the first pulse counter connected to the second input of the element OR and the single input of the fourth trigger, the output of which is connected to the second input of the second element, And, and the zero input - to the output of the second pulse counter, its same counting input of the second delay element, the output of which is connected to the first inputs of the VG block of the I elements, the second inputs of which are connected to the bit outputs of the fourth pulse counter, the input of which is connected to the output of the second additional pulse counter, the input of which is connected to the output of the fourth And element, the third input of which is connected to the input bus, and the bit inputs of the second pulse counter are connected to the outputs of the second block of elements I. In FIG. 1 shows a structural electrical circuit of the proposed device; in FIG. 2 - temporary diagrams showing his work. The device contains impulse counters, an element OR 5 elements AND 6-9, triggers 10-13, a shaper Ik pulses on a leading edge, consisting of an element NOT 15, a capacitor 16, an element And 17, a shaper 18 pulses on a falling front consisting of elements NOT 19 and 20, the element AND-NOT 21, the capacitor 22, the blocks 23 and 2 elements AND, the elements AND-NOT 25- and 26, the elements 27 and 28 of the delay, additional counters 29 and 30 pulses, input bus 31, clock bus 32, stop bus 33, start bus 3, output bus 35. The pulse frequency multiplier works as follows the running state, counters 1-4 are cleared. In counter 29, the conversion factor is set to the required multiplication rate of the next frequency. The conversion factor of the counter 30 is equal to one. Clock pulses do not arrive at the inputs of the counters, since elements 6–8 are closed by low potentials at the inputs taken from the direct outputs of the triggers 10, 13, and 12, respectively. Element 9 is closed at the third input low potential on the bus 31 in the absence of an input pulse. When the first impulse of positive polarity appears on bus 31 (diagram b, fig. 2), element 9 will open for the duration of the impulse and the clock pulses from bus 32 will begin to fill in counter C. Since the coefficient is. the counting time of the counter 30, then for the duration of the pulse and c. the counter 9 2 k will be written down the number, Fjj, where FO is the frequency of the clock pulses (figure 2, figure 2). Simultaneously with the arrival of the first input pulse, a short pulse of positive polarity, the leading edge appears at the output of the driver k, which element 2b, opened by one of the high potential inputs from the inverse output of trigger 18, will reset the single input of the second additional trigger 11, which will go to the second steady state. The clock pulses from the bus 32 through the opened element 8 will begin to fill the counter 3 through the counter 29. The frequency of the pulses at the input of the counter 3 will be determined by the conversion factor of the counter 29, i.e. fa. Upon termination of the first input pulse in the imaging unit 18, the trailing edge of this pulse will be allocated, which will transfer trigger 11 to the second steady state. At its inverse output there is a low potential at the turn, which closes the element H (to avoid triggering from subsequent pulses) and element 2b and simultaneously opens the element 25 with a high potential from the direct output. When the second pulse of the input sequence appears in the driver k, its leading edge will be allocated, which through element 25 will reset the zero input of trigger 12, which will return to its original state, stopping the flow of clock pulses to the input of counter 29 through element 8. Thus, element 8 will be open for one period T of the input sequence. The number n of pulses, which will be recorded in counter 3 during this time, will be n, T Go / K, where K is the conversion factor of counter 29 (chart c, phi d.2). Simultaneously, the trigger 10 is switched by the leading edge of the second pulse from the output, element 25, and the contents of counter 3 are overwritten into counter 1 through the second inputs of block 23 by a positive polarity pulse from the driver through element 5 and element 19. Clock pulses from bus 32 through element 6 is fed to the input of counter 1. At the output of counter 1, 79 pulses appear with a frequency, where K is the coefficient of recalculation of counter 1, which in this case is uniquely determined by the number of pulses recorded in counter 3. State of discharge rows counter 3 is determined by a binary expression of the number n ,. For example, with (binary expression 100-1), the first and fourth bits of counter 3 will be at high potential, and the second and third will be low. Consequently, the first inputs of the elements And of the block 23 will be under the corresponding potentials. In counter 1, only first and fourth bits will be included during rewriting. This will ensure that each ninth pulse () is passed to the output of counter 1. In general, the condition for the first counter 1 is met, i.e. the pulse frequency at the output of the first counter 29 will be determined by the expression., rp, e, the pulse frequency of the input sequence. Thus, at the output of the first counter 1, pulses will appear with a frequency F exceeding the pulse frequency of the input sequence (with the initial phase determined by the leading edge) in, where K2-f is the conversion factor of counter 2. (diagram d, 2). The first pulse, which appeared at the output of counter 1, will transfer the trigger 13 to the second steady state. This will lead to the opening of element 7 with a high potential, from the inverse output of the trigger 13. The clock pulses will begin to fill counter 2. When the first pulse appears at its output, the contents of the counter are overwritten into counter 2. At the same time, the clock pulses at its input will stop , since this pulse returns a trigger 13, the initial state (diagram j, figure 2). The conversion factor of the second counter 2 is uniquely determined by the following expression. Thus, the duration of the impulse at the output of flip-flop 13 is equal to the initial impulse duration (diagram w, Fig. 2) 1:; 20 Tu ,. At high values of the coefficient multiplied1 in cases where the duration of the input pulses exceeds a certain value T,, the condition of 1 impulses in the output sequence will overlap, which will disrupt the operation mode of the device. In this case, the duration of the output pulses can be rearranged — shortening them multiple times, determined by the recalculation coefficient of the counter 22. The duration of the output pulses at its corresponding setting will be determined by i, where K is the coefficient — recalculation of the counter 30. In the case of clock pulses during one period of the input sequence will be a multiple of the required multiplication factor, the device provides for forced synchronization, performed by the leading edge Khodnev impulse through the element 5 and the element 27 to the first inputs of unit 23. The initial phase of the first output pulse will always be equal to the initial phase of the input pulse. Thus, the proposed device allows to extend the functionality, as it ensures the preservation of the pulse duration of the input sequence, or a multiple change of this duration (shortening an integer number of times). In addition, the change of the multiplication factor is not associated with the restructuring of counters 1-, which in known devices is accomplished by switching the discharge outputs of these counters using mechanical switching devices,. or from external control devices. In the proposed device, setting the required multiplication factor is done by adjusting the counter 29, and regardless of the achieved (. Arbitrarily high) accuracy, this coefficient is always equal to the recalculation coefficient of the counter 29. The proposed device does not contain non-standard nodes and blocks and is easily implemented on the elements of integrated technology. The invention The multiplying pulse multiplier, which contains four pulse counters, four AND elements, the first trigger, whose direct output is connected to the first input of the first element AND whose output is connected to the counting input of the first pulse counter, and the second input to the first input of the second element And, the output of which is connected to the counting input of the second pulse counter and the pulse shaper on the leading edge, the output of which is connected to the first input of the OR element, characterized by, in order to expand the function second, third and fourth triggers, additional pulse counters, two delay elements, two blocks of AND elements, two AND-NOT elements and a pulse driver on the falling edge, the input of which is connected to the input bus and the input of the pulse former on the leading edge, the output of which is connected to the first input of the OR element and to the first inputs of the first and second elements AND –NE, the second inputs of which are connected respectively to the direct and inverse outputs of the second trigger, the output of the first element I-H is connected to the single input of the first trigger, the zero input of which is connected to the Stop bus and to the zero input of the third trigger, and the output of the second element AND –NES is connected to the single input of the third element I, the second input of which is connected to the tact of the second bus, the second the input of the first element I and the first input of the fourth element I, the second input of which is connected to the inverse output of the second trigger, the single input of which is connected to the output of the pulse former on the leading edge, and n9 10 with the left input - with the Start bus, counting entrance The first pulse counter is connected to the output of the OR element and the input of the first delay element, the bit inputs to the outputs of the first AND block, the first inputs of which are connected to the output of the first delay element, and the second inputs to the bit outputs of the third pulse counter, whose input is connected with the output of the first additional pulse counter, the input of which is connected to the output of the third element AND, and the output of the first pulse counter is connected to the second input of the element OR and the single input of the fourth trigger, output which is connected to the second input of the second element I, the zero input to the output of the second pulse counter, its same counting input and the input of the second sample terminal, the output of which is connected to the first inputs of the second block of elements I. The second inputs of which are connected to the fourth outputs of the fourth pulse counter, the input of which is connected to the output of the second additional pulse counter, the input of which is connected to the output of the fourth element I, the third input of which is connected to the input bus, and the discharge inputs of the second counter pulses and connected to the outputs of the second block elements I. Sources infop.atsii, the received note in the examination 1, USSR Author's Certificate ", Cl. H 03 B 19/10, 1977.
2.Авторское свидетельство СССР V 738101, кл. Н 03 В 19/10, 1977.2. Authors certificate of the USSR V 738101, cl. H 03 B 19/10, 1977.