Claims (3)
.тактовый вход которого вл етс тактовым входом интегратора, преобразователь -код - аналог,входы- которого соединены с соответствующими пр мыми выходами сдвигового регистра с линейной обратной св зью, нуль-орган, первый вход которого соединен с выходом преобразовател код-аналога, а второй вход вл етс входом интегратора,.накапли ,вающий счетчик, выходы которого в л ют-с выходами интегратора, дополнительно содержит счетчик, регистр, коммутатор, группу элементов И,первый и второй элементы И и элемент ИЛ первый и второй входы которого соединены с выходами соответственно пер вого и второго элементов И, а выход соединен со счетным входом накапливающего счетчика, выход нуль-органа соединен с первым входом второго элементаи и счетным входом счетчика группа выходов которого соединена с группой входов регистра, группа выходов регистра соединена с первой группой входов коммутатора, выход которого .соединен с первым входом пе вого элемента И, первый вход каждого элемента группы элементов И соединен с пр мьом выходом соответствующего разр да сдвигового регистра с ли нейной обратной св зью, а все осталь ные входы соединены с инверсными выходами всех старших разр дов регистр с линейной обратной св зью, выходы группы элементов И сое аутенц с второ группой входов коммутатора, инверсный и пр мой выводы младшего разр да сдвигового регистра с линейной обрат ной св зью соединены с вторыми входами соответственно первого и второго элементов И, управл ющие . входы счетчика и регистра подключены к выходу младшего элемента группы элементов И, . На чертеже представлена блок-схема интегратора. Он содержит сдвиговый регистр 1 с линейной обратной св зью ,, преобразователь 2 код-аналог, нуль-орган 3, накапливающий счетчик 4, счетчик 5, регистр 6, группу элементов И 7,коммутатор 8,первый 9 и второй 10 элементы И, элемент ИЛИ 11. Пр мые выходы разр дов сдвигового регистра 1 с линейной обратной св зь соединены с соответствующими входами пЬеобразовател код-аналог 2 и перв ми входами соответствующих элементов группы элементов И 7, все последующие входы каждого изкоторых соединены с инверсными выходами всех стар ших разр дов сдвигового регистра 1 с линейной обратной, св зью, Выход преобразовател -2 код-анало соединен с первым входом нуль-органа 3, выход которого соединен с первым входом второго элемента И 10 и счетным входом счетчика 5, Группа выходов счетчика 5 соединена с группой входов регистра 6, группа выходов которого соединена с первой группой входов коммутатора 8, Втора группа входов коммутатора 8 соединена с выходами группы элементов И 7, а выход - с первым входом первого элемента И 9, Инверсный и пр мой выходы младшего разр да сдвигового регистра 1 с линейной обратной св зью соединены с вторыми входами соответственно первого 9 и второго 10 элементов И, выходы которых соединены соответственно с первьлм.и вторым входами элемента ИЛИ 11, Выход элемента ИЛИ 11 соединен со счетным входом накапливающего счетчика 4, Управл ющие входы счетчика 5 и регистра 6 подключены к выходу младшего элемента группы элементов И 7.. В предлагаемом интеграторе реализуетс численный метод интегрировани по формуле трапеций. Он работает следующим образом, С момента подачи тактовых импульсов на шину сдвига ,и -разр дного сдвигового регистра 1 с линейной обрат ной св зью на выходах его п-разр дов генерируетс имеюща период 2 -1 тактов последовательность псевдослучайных чисел, котора преобразуетс в псевдослучайный процесс с помощью преобразовател 2 код-аналог. После сравнени этого процесса с интегрируемым сигналом на выходе нуль-органа 3 образуетс псевдослучайна импульсна последовательность, математическое ожидание которой пропорционально текущему значению интегрируемого сигнала. Указанна последовательность в течение 2 - 1 тактов подаетс на вход п-разр дного счетчика 5, В счетчике 5 формируетс усредненное за 1 тактов значение интегрируемого сигнала. Двоичный код счетчика 5 затем переписываетс в региетр 6. После .записи кода счетчика 5 в регистр 6 счетчик 5 обнул етс и на его счетный вход вновь поступает последовательность с выхода нуль-органа 3 дл формировани в двоичном коде последующего значени входного сигнала. Импульсами управлени записью в регистр б и обнулением счетчика 5 вл етс сигнал, получаемый с выхода младшего элемента группы элементов И 7, который подключен к пр мому выходу младшего разр да сдвигового регистра 1 с линейной обратной св зью, В регистре 6 формируютс отсчеты интегрируемого сигнала, сдвинутые по времени на шаг интегрировани , равный тактов. Псевдослучайные последовательност с выходов разр дов сдвигового регист ра 1 с линейной обратной св зью (М-последовательности), имеющие математические ожидани , пропорциональ ные. 0,5, поступают также на входы группы элементов И 7, на выходах которых образуютс последовательнос ти с математическими ожидани ми,про порциональными ,2.., ,п. Последовательности с выходов гру пы элементов И 7 поступают на вторую группу входов коммутатора 8, к перв группе входов которого подключена соответственно группа выходов регист ра 6. На выходе коммутатора 8 образует с псевдослучайна последовательнос математическое ожидание которой про порционально значению содержимого регистра 6. На первые входы элементов |4 i 9 и 10 с выходов нуль-органа 3 и коммутатора 8 поступают последовательности , математические ожидани которых пропорциональны текущему и предыдущему значени м выходного сиг нала. Несовместимость последовательностей на входах элемента ИЛИ И обеспечиваетс подачей на вторые входы элементов И 9 и 10 соответственно пр мой и инверсной М-последовательностей . Указанна М-последо вательность, имеюща математическое ожидание, пропорциональное 0,5. пост пает с младшего разр да, сдвигового регистра 1 с линейной обратной св зью , что с погрешностью пор дка 2 обеспечивает ее некоррелированность с последовательност ми на выходах коммутаторов 8 и нуль-органа 3. . С помомью элементов И 9, 10,.. реализуетс , операци умножени на 0,5 соответственно предыдущего и текущего отсчетов интегрируемого сигнала. На выходе элемента ИЛИ 11 образуетс последовательность, матема , тическое ожидание которой пропорцио нально полусумме значений текущеГО- и предыдущего отсчетов интегрируемого сигнала. Последовательность с выхода элемента ИЛИ 11 поступает на вход накапливающего счетчика 4. Через интер валы времени, равные периоду работы сдвигового регистра 1 с линейной об ратной св зью, в счетчике 4 образуютс текущие значени интеграла, вычисл емые по формуле трапеций с погрешностью пор дка 2-, Величина шага интегрировани Dt (С- длительность такто :вых импульсов) выбираетс такгой,чтобы погрешность формулы трапеций не пре вышала по абсолют1 ой величине ) Введение в стохастический интегратор счетчика, регистра, блока элементов И, коммутатора, двух элементов И и элемента ИЛИ, соединенных соответствующим образом, позвол ет реализовать численный метод интегрировани по формуле трапеций с погрешностью , не превьошающей 2 , т,е, существенно повысить точность стохастического интегратора, Формула изобретени Псевдостохастический интегратор, содержащий сдвиговый регистр с линейной обратной св зью, тактовый вход которого вл етс тактовым входом интегратора, преобразователь код-аналог , входы которого соеДи ены с соответствующими пр мыми выходами сдвигового регистра с линейной обратной св зью, нуль-орган, первый вход которого соединен с выходом преобразовател код - аналог, а второй вход вл етс входом интегратора , накапливающий счетчик, выходы которого вл ютс выходами интегратора , отличают-и йс тем, что, с целью повышени точности/ он содержит счетчик, регистр, коммутатор , группу элементов И, первый и второй элементы И и элемент КЛИ, первый и второй входы которого соединены с выходами соответственно первого и второго элементов И, а БЫХОД соединен со счетным входом накапливающего счетчика, выход нуль-органа со.единен с первым входом второго элемента И и входом счетчика, группа выходов которого соединена с группой входов регистра, группа выходов регистра соединена с первой группой входов коммутатора, выход которого соединен с первым первого элемента И, первый вход.каждого элемента группы элементов И соединен с пр мым выходом соответствующего разр да сдвигового регистра с линейной обратной св зью, а се остальные входы соединены с инверсными выходами всех старших разр дов сдвигового регистра с линейной обратной СВЯЗЬЮ, выходы группы элементов И соединены с второй группой входов коммутатора, инверсный и пр мой выходы младшего разр да сдвигового регистра с линейной обратной св зью соединены с вторыми входами соответственно первого и второго элементов И, улравл ющие входы счетчика и регистра подключены к выходу младшего элемента группы элементов И, Источники информации, прин тые во внимание при экспертизе 1, Ерухимович В,М, Интегрирование в веро тностно-импульсных АВМ,:Извести вузов СССР, Электроника, 1971, № 12, с. 1294-1297,The input of which is the clock input of the integrator, the converter is an analog code, the inputs of which are connected to the corresponding direct shift register outputs with linear feedback, a zero body, the first input of which is connected to the output of the code analog converter, and the second the input is the integrator input, a drop-in counter, a counter, the outputs of which are in the integrator's outputs, further comprises a counter, a register, a switch, a group of elements And, the first and second elements And, and an element of the IL and the first and second inputs of which first connected to the outputs of the first and second elements, respectively, and the output is connected to the counting input of the accumulating counter, the output of the null organ is connected to the first input of the second element and the counting input of the counter whose output group is connected to the input group of the register, the output group of the register is connected to the first the group of inputs of the switch, the output of which is connected to the first input of the first element AND, the first input of each element of the group of elements AND is connected to the direct output of the corresponding bit of the shift register with All other inputs are connected to the inverse outputs of all higher bits, a linear feedback register, the outputs of a group of elements, Soy Autz, with the second group of inputs of the switch, the inverse and forward outputs of the lower digit of a shift register with a linear reverse The connection is connected to the second inputs of the first and second elements AND, respectively, of the control. the inputs of the counter and the register are connected to the output of the lower element of the group of elements And,. The drawing shows a block diagram of the integrator. It contains a linear feedback shift register 1, converter-code 2 analogue, zero-body 3, accumulating counter 4, counter 5, register 6, group of elements And 7, switch 8, first 9 and second 10 elements And, element OR 11. The direct outputs of the bits of the shift register 1 with linear feedback are connected to the corresponding inputs of the code generator analogue 2 and the first inputs of the corresponding elements of the group of elements And 7, all subsequent inputs of each of which are connected to the inverse outputs of all older bits shear regis ra 1 with linear feedback, the output of the converter -2 code-analog is connected to the first input of the zero-organ 3, the output of which is connected to the first input of the second element AND 10 and the counting input of the counter 5 6, the output group of which is connected to the first group of inputs of the switch 8, the second group of inputs of the switch 8 is connected to the outputs of the group of elements AND 7, and the output to the first input of the first element AND 9, the Inverse and the lower outputs of the lower shift of the shift register 1 with the linear feedback is connected to the second inputs of the first 9 and second 10 elements AND, the outputs of which are connected respectively to the first and second inputs of the OR 11 element, the OR 11 output of the 11 counting input of the accumulating counter 4, the control inputs of the counter 5 and the register 6 are connected to the output of the minor element of the group of elements And 7. The proposed integrator implements a numerical integration method using the trapezium formula. It works as follows. From the moment the clock pulses are fed to the shear bus, and the -sized shift register 1 with a linear feedback at the outputs of its n-bits, an interval of 2 -1 cycles of pseudo-random numbers that is converted into a pseudo-random process is generated. using converter code-2 analog. After comparing this process with the integrable signal, a pseudo-random pulse sequence is formed at the output of the null organ 3, the expected value of which is proportional to the current value of the integrable signal. The specified sequence is fed to the input of the n-bit counter 5 for 2 to 1 clock cycles. In the meter 5, the value of the integrated signal averaged over 1 clock cycle is formed. The binary code of counter 5 is then rewritten into register 6. After writing the code of counter 5 to register 6, counter 5 is folded and its sequence input again receives a sequence from the output of the zero authority 3 to form the subsequent value of the input signal in binary code. The write control pulses in register B and zeroing of counter 5 is a signal received from the output of the junior element of the group of elements 7, which is connected to the forward output of the lower bit of the shift register 1 with linear feedback, In register 6, counts of the integrable signal are formed shifted in time by an integration step, equal to cycles. Pseudo-random sequences from the outputs of the shift register 1 bits with linear feedback (M-sequences), having mathematical expectations, are proportional. 0.5, are also fed to the inputs of a group of elements And 7, the outputs of which form sequences with mathematical expectations, proportional, 2 ..,, p. The sequences from the outputs of the group of elements And 7 go to the second group of inputs of the switch 8, the first group of inputs of which is connected respectively to the group of outputs of the register 6. At the output of the switch 8 it forms with a pseudo-random sequence the mathematical expectation of which is proportional to the value of the contents of the register 6. 4 | 9 and 10 elements from the outputs of the null organ 3 and the switch 8 receive sequences whose mathematical expectations are proportional to the current and previous values of the output signal. The incompatibility of the sequences at the inputs of the element OR AND is ensured by applying to the second inputs of elements 9 and 10, respectively, the direct and inverse M-sequences. The specified M-sequence, which has a mathematical expectation proportional to 0.5. possesses a low-order shift register 1 with linear feedback, which, with an error of about 2, ensures that it is uncorrelated with the sequences at the outputs of the switches 8 and the zero-body 3.. With the help of the elements And 9, 10, .., the operation of multiplying by 0.5, respectively, the previous and current samples of the integrated signal. At the output of the element OR 11, a sequence is formed, the mathematical expectation of which is proportional to the half-sum of the values of the current and previous samples of the integrated signal. The sequence from the output of the element OR 11 enters the input of the accumulating counter 4. At time intervals equal to the period of operation of the shift register 1 with a linear feedback, in the counter 4 the current values of the integral are formed, calculated by the trapezium formula with an error of about 2 , The magnitude of the integration step Dt (C is the duration of the clock pulses) is chosen so that the error of the trapezoid formula does not exceed the absolute value. Introduction to the stochastic integrator of the counter, register, block of elements AND, commutation a torus, two AND elements and an OR element, connected in a corresponding way, allows one to implement a numerical integration method using a trapezoid formula with an error not exceeding 2, t, e, significantly improve the accuracy of a stochastic integrator, Invention Formula Pseudo-stochastic integrator containing a shift register with a linear inverse communication, the clock input of which is the clock input of the integrator, a code-analog converter, the inputs of which are connected to the corresponding direct outputs of the shift register with With a positive feedback, the null organ, the first input of which is connected to the output of the converter, is an analogue, and the second input is the input of the integrator, which accumulates a counter, the outputs of which are the outputs of the integrator, in order to improve the accuracy / it contains a counter, a register, a switch, a group of elements AND, the first and second elements AND, and an element of the CLI, the first and second inputs of which are connected to the outputs of the first and second elements, respectively, and the bypass connected to the counting input of the accumulating counter - organ connected to the first input of the second element And the counter input, the output group of which is connected to the register input group, the register output group is connected to the first input group of the switch, the output of which is connected to the first first element And, the first input of each element of the element group And is connected to the forward output of the corresponding bit of the shift register with linear feedback, and all other inputs are connected to the inverse outputs of all higher bits of the shift register with linear feedback, the outputs are Upps of elements And are connected to the second group of inputs of the switch, the inverse and direct outputs of the lower section of the shift register with linear feedback are connected to the second inputs of the first and second elements, respectively, and the counter inputs of the counter and register are connected to the output of the lower element of the group of elements And , Sources of information taken into account in the examination 1, Erukhimovich V, M, Integration into probabilistic-impulse AVM,: Lime of high schools of the USSR, Electronics, 1971, No. 12, p. 1294-1297,
2. Воронов Л.А и др. Цифровые аналоги дл систем автоматического управлени . Изд. АН СССР, 1960.2. Voronov L.A. et al. Digital analogs for automatic control systems. Ed. Academy of Sciences of the USSR, 1960.
3. Гейне Б. Стохастическа вычислительна машина Электроника, 1967, 14, с.З - 11 (прототип).3. Heine B. Stochastic computer Electronics, 1967, 14, s.Z - 11 (prototype).