SU924667A2 - Цифрова динамическа след ща система - Google Patents

Цифрова динамическа след ща система Download PDF

Info

Publication number
SU924667A2
SU924667A2 SU802954554A SU2954554A SU924667A2 SU 924667 A2 SU924667 A2 SU 924667A2 SU 802954554 A SU802954554 A SU 802954554A SU 2954554 A SU2954554 A SU 2954554A SU 924667 A2 SU924667 A2 SU 924667A2
Authority
SU
USSR - Soviet Union
Prior art keywords
frequency
output
digital
discriminator
input
Prior art date
Application number
SU802954554A
Other languages
English (en)
Inventor
Анатолий Дмитриевич Подлиннов
Валентин Васильевич Шкирятов
Original Assignee
Предприятие П/Я 7287
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я 7287 filed Critical Предприятие П/Я 7287
Priority to SU802954554A priority Critical patent/SU924667A2/ru
Application granted granted Critical
Publication of SU924667A2 publication Critical patent/SU924667A2/ru

Links

Landscapes

  • Radar Systems Or Details Thereof (AREA)

Description

(Б ) ЦИФРОВАЯ ДИНАМИЧЕСКАЯ СЛЕДЯЩАЯ СИСТЕМА

Claims (1)

  1. Изобретение относитс  к автоматике а именно к след щим системам управлени  и фильтрации, в частности к след щим фильтрам дл  выделени  сигналов на фоне помех. По основному авт.св. № 2kkk6 t известна след ща  система, содержаща  смеситель, цифровой дискриминатор и преобразователь код - Частота, причем параллельно с выходом цифрового дискриминатора дополнительно включено m последовательно соединенных между собой реверсивных счетчиков, выход которых подключен ко входу преобразовател  код - частота П. Основным недостатком известной системы  вл етс  невысока  точность вследствие дрейфа фазы выходного сигнала , обусловленный тем, что цифровбй дискриминатор работает.по отклонению приращени  фазы входного сигнала промежуточной частоты относительно эталонного значени  этой частоты И  вл етс  нечувствительным к начальной фазе входного сигнала. Цель изобретени  - повьииениё точности системы. Указанна  цель достигаетс  тем, что в систему введен блок эталонной частоты, -.выход которого подключен к второму входу цифрювого дискриминатора , второй выход которого соединен с вторым входом преобразовател  код - частота. На фиг. 1 приведена блок-схема предлагаемой системы; на фиг. 2 пример реализации цифрового дискриминатора; на фиг. 3- временные диаграммы работы цифрового дискриминатора . Цифрова  динамическа  след ща  система содержит смеситель 1, усилитель 2 промежуточной частоты, цифровой дискриминатор 3, блоки коэффициентов передачи и реверсивные счетчики -Э, преобразователь 10 код - частота , блс1К 11 эталонной частоты, форнирователь 12 опорного сигнала, формирователь 13 измер емого сигнала, первый триггер Н, первый и второй вентили 15 и 16, первый счетчик 17 первый регистр 18, генератор 19 эталонных импульсов, второй триггер 20, третий вентиль 21, делитель 22 частоты , регистр 23 опорных чисел, четвертый вентиль , второй счетчик 25, второй регистр 26, первый 27 и второй 28 входы цифрового дискриминатора , первый 29 и второй 30 выходы циф рооого дискриминатора, выход-31 вентил  16, выход 22 частоты делител  32 выход 35 триггера 20, выход З венти .л  2k,. Система работает следующим :обра гй Напр жение промежуточной частоты с выхода усилител  2 поступает на вход ЦИФРОВОГО дискриминатора 3, где на первом выходе выдел етс  величина рг ссогласовани  uNf в цифровой форме Все врем  обработки величины paccoi- ласовани  ANp занимает в системе астатизмом. тто пор дка m временных циклов. - . Во врем  первого цикла величина NI записываетс  с соответстующими коэффициентами передачи в реверсивные счетчики, которые используютс  в качестве интеграторов. Во врем  второго цикла число из реверсивного счетчика 5 со своим знаком записываетс  в реверсивный счетчик 7, где суммируетс  с имеющимс  там числом. Таким образом, после окончани  т-го цикла в реверсивном счетчике 9 образуетс  результирующее число, пропорциональное сумме одинарного, двойного , тройного и т.д. вплоть до т-го интеграла от величины рассогласовани . Пропорционально этому рассогласованию на выходе преобразовател  10 код - частота образуетс  частота, котора  поступает на смеситель 1. Дискриминатор 3 работает следущим образом. Сигнал с выхода усилител  2 промежуточной частоты поступает через первый вход 27 на формирователь 13 дл  формировани  импульсов в момент перехода синусоидального сигнала через , нулевой уровень. При поступлении очередного импульса с выхода формировател  13 триггер 20 устанавливает с  в единицу и открывает вентиль 21, в результате чего счетные импульсы проход т на делитель 22 частоты. осто щий в общем случае из п-разр дого счетчика-делител „ Импульсы с выхода делител  22 частоты поступают на опрос регистров 18 и 26, считыва  цифровые значени  частотного рассогласовани  ДЫ и фазового рассогласовани  uN( на выход дискриминатора и одновременно записыва  в счетчики 17 и 25 через регистр 23 опорных чиел числа No; NO, и устанавливаетс  триггер 20 в нулевое состо ние дл  очередного измерени  N и N. Причем Nf fuf -т. г. Nf N - N; ; N - 2 тогда окончательно имеем f сг f ег д Nf -J - V cr (Те. - TO) , Л.П-L Д где Тй и Тд, - периоды измер емого и опорного сигналов соответственно. При поступлении на единичный вход триггера 20 очередного импульса fg, цикл работы повтор етс . Согласно временной диаграмме (фиг. 3) на выходе триггера 20, вентилей 15 и 16 формируетс  мерный интервал , пропорциональный фазовому сдвигу между опорным импульсным сигналом 28 и измер емым 27. В счетчике 17 с учетом предварительно записанного числа NU , пропорционального половине периода опорного сигнала f , образуетс  величина N - , котора  через регистр 18 считываетс  на второй выход 30 дискриминатора. Преимущество предлагаемой динамической след щей системы состоит в том, что за любой интервал времени ее работы расхождение текущей фазы фходного сигнала код - частота относительно фазы входного сигнала не превышает половины периода частоты входного сигнала, поскольку предлагаема  след ща  система, облада  всеми достоинствами частотной автоподстройки частоты в части вхождени  в синхронизм , практически при любом частотном рассогласовании обеспечивает отслеживание входного сигнала с точностьк др его фазы. Таким образом, предлагаема  цифрова  динамическа  след ща  система, обеспечива  высокие качества системы частотной автоподстройки, обладает и высокой точностью отслеживани  входного сигнала по его фазе, что дает определенный технико-экономический эффект. Формула изобретени  Цифрова  динамическа  елед |ца  система по авт, ев, № , о т л чающа с  тем, что, с целью повышени  точности, в нее введен 5 ию 67,6 блок эталонной частоты, выход которого подключен к второму входу цифрового дискриминатораi второй выход которого сэединен с вторым входом преобразовател ;:код - частота. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № .,кл. G 05 В 11/52, 1968 (прототип).
    W
    .::
    ./
    И
SU802954554A 1980-07-08 1980-07-08 Цифрова динамическа след ща система SU924667A2 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802954554A SU924667A2 (ru) 1980-07-08 1980-07-08 Цифрова динамическа след ща система

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802954554A SU924667A2 (ru) 1980-07-08 1980-07-08 Цифрова динамическа след ща система

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU244464 Addition

Publications (1)

Publication Number Publication Date
SU924667A2 true SU924667A2 (ru) 1982-04-30

Family

ID=20907544

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802954554A SU924667A2 (ru) 1980-07-08 1980-07-08 Цифрова динамическа след ща система

Country Status (1)

Country Link
SU (1) SU924667A2 (ru)

Similar Documents

Publication Publication Date Title
EP0177557B1 (en) Counting apparatus and method for frequency sampling
SU924667A2 (ru) Цифрова динамическа след ща система
EP0660938B1 (en) Full and partial cycle counting apparatus and method
SU546102A1 (ru) Преобразователь период-частота
SU808954A1 (ru) Устройство дл измерени откло-НЕНи чАСТОТы OT НОМиНАльНОгОзНАчЕНи
SU855532A1 (ru) Цифровой фазометр
SU900214A1 (ru) Двухканальный фазовый компаратор
SU448578A1 (ru) Генератор импульсов с линейно измен ющейс частотой
SU1298743A1 (ru) Генератор случайного процесса
JPS61221661A (ja) デイジタル電圧変化率計測器
JPS6311662Y2 (ru)
SU607162A1 (ru) Устройство дл измерени величины скорости изменени частоты
SU1183962A1 (ru) Аналого-цифровой дифференциатор
SU905831A1 (ru) Устройство дл вычислени функции линеаризации
SU1337815A1 (ru) Цифровой фазометр
SU1278717A1 (ru) Цифровой измеритель скорости
SU1095138A1 (ru) Устройство дл периодической подачи копировально-фрезерного станка
SU680011A1 (ru) Преобразователь угла поворота вала в код
SU1298679A1 (ru) Цифровой анализатор спектра
SU495675A1 (ru) Устройство дл дифференцировани частотноимпульсных сигналов
SU1302208A1 (ru) Цифровой частотомер
SU792174A1 (ru) Устройство дл анализа формы электрического сигнала
SU894648A1 (ru) Измерительное устройство дл геоэлектроразведки
SU1659972A1 (ru) Генератор импульсов
SU993451A1 (ru) Умножитель частоты следовани импульсов