SU894700A1 - Устройство дл сдвига информации - Google Patents
Устройство дл сдвига информации Download PDFInfo
- Publication number
- SU894700A1 SU894700A1 SU782648449A SU2648449A SU894700A1 SU 894700 A1 SU894700 A1 SU 894700A1 SU 782648449 A SU782648449 A SU 782648449A SU 2648449 A SU2648449 A SU 2648449A SU 894700 A1 SU894700 A1 SU 894700A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- group
- logical
- switches
- shift
- bits
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
Изобретение относится к цифровой вычислительной технике и может найти применение при построении арифметического устройства цифровой вычислительной машины.
Известны многоярусные параллельные сдвигатели положительных чисел, . в которых каадый j-й ярус сдвигает код на к = 21 разрядов, (j=0,l,2...) что позволяет набрать с помощью дискретных ступеней любое требуемое число сдвигов [1].
Однако такие сдвигатели являются неэкономичными по оборудованию, сдвигают только положительные числа и обладают малым быстродействием.
Известен параллельный сдвигатель, содержащий в каждом разряде m последовательно включенных коммутаторов, собранных из логических элементов типа И-ИЛИ, ИЛИ (И-ИЛИ-НЕ, И-НЕ, ИЛИ-HE), соединенных по входу в нижнем ярусе с шинами сдвига и кодовыми шинами числа, причем i-й вход числа (i = 1 — η) соединяется с к коммутаторами младших разрядов, а в (п—к)- коммутаторах старших разрядов верхнего яруса первый логический элемент И соединен с шиной знака числа, а второй элемент И упомянутых коммута-30 оборудованию, близким к предлагаемоустройство для сдвига содержащее несколько торов соединен с шиной прямой ввдаЧИ [2 ].
Однако этот сдвигатель имеет низкое быстродействие и является неэкономичным по
Наиболее му является информации, групп (ступеней) по η логических коммутаторов (п — количество разрядов входного слова), причем информационные входы каждого i-ro логического коммутатора первой группы (i = 4,...,η) соединены с i-м, (i—1)—η, 15 к;-м разрядными входами устройства (где k> 1 - максимальное значение сдвига, осуществляемое логическими коммутаторами первой группы) , управляющие входы каждого i-ro логического коммутатора первой группы соединены с управляющими шинами сдвига на 0,1,...,к разрядов устройства, информационные входы каждого i-ro логического коммутатора последующей группы соединены с выходами соответственным образом сгруппированных коммутаторов предыдущей группы, а управляющие входы логических коммутаторов последующих групп соединены с управляющими входами сдви3 га на кратное числу к число разрядов устройства' [3].
Недостатком известного устройст— ва является возможность осуществления только логического сдвига и невозможность осуществления арифметического сдвига.
Цель изобретения - расширение Функциональных возможностей устройства за счет возможности арифметического сдвига.
Поставленная цель достигается тем, что, устройство для сдвига информации, содержащее две группы по и логических коммутаторов (п - количество разрядов входного слова), причем информационные входы каждого i-ro логического коммутатора пеовой группы .(i=l, ...п) соединены с i-M (1-1)-м,...,(i-k)-M разрядными входамй устройства (где к 71 - максимальное значение сдвига, осуществляемое 20 логическими коммутаторами первой группы) , управляющие входы каждого i-ro логического коммутатора первой группы соединены с управляющими шинами сдвига на 0,1,...,к разрядов устройства, информационные входы каждого i-ro логического коммуаттора второй • группы соединены с выходами i-ro, (i-k-l)-ro,.. . ,(i-m+(l+(~i- 1) (k+D-го логических коммутаторов первой труп- 30 пы (где in - максимальное значение сдвига, осуществляемое, устройством;[х] значение целой части рационального_ числа х), управляющие входы каждого i-ro логического коммутатора второй группы соединены соответственно с управляющими шинами сдвига на 0,. .., (i~-j(k+l) разрядов устройства, управляющие входы логических коммутаторов второй группы с ] (k+l)-k|го по (in—к) -й соединены соответственно с управляющей шиной сдвига на (ш—к) разрядов устройства, выход 1-го логического коммутатора второй группы соединен с i-м разрядным выходом устройства, содержит [ ;—]~1элемен- 45 тов ИЛИ, управляющие входы логических коммутаторов второй группы с ^(j—1) (к+1)+13~й по j(k+l)-ft соединены с j-ro элемента ИЛИ (j=l,...,[ ]-1), входы которого соединены с управляю- 50 щими шинами сдвига на j-(k+l) . .. ,, (m-k) разрядов устройства, информационные ..входы логических коммутаторов первой *;Группы с первого по k-й и логических коммутаторов второй группы с первого 55 по (ш—к)-й соединены со з наковой шиной устройства^
На чертеже представлено 16-ти разрядное устройство для сдвига информации, Функциональная схема. 60
Устройство содержит логические коммутаторы 1 и 2, выполненные, например, в виде мультиплексоров (индекс i при обозначении позиции 1^ , 2J указывает номер разряда устрой- 65 ства), элементы ИЛИ 3, знаковую шину 4, управляющие шины 5-12 сдвига соответственно на 0,1,2,3,0,4,8, .12 разрядов и разрядные входы 13.
Как в группе коммутаторов 1,так и в группе коммутаторов 2 происходит разветвление каждого i-ro входа на соответствующее количество младших разрядов с определенным, шагом. На чертеже шаг группы коммутаторов 1 равен единице,а группы коммутаторов 2 - четырем.
Пример 1. Отрицательное число 1,1100001100000000, записанное в обратном коде, сдвинем вправо на десять разрядов. В этом случае разрешающие потенциалы будут на шинах 4, 7 и 11. Проследим, как проходит сигнал сдвига только второго старшего разряда. От входа 13^ сигнал проходит через коммутатор 1д, с выхода которого поступает на вход коммутатора 24о . Поскольку число отрицательное, то с помощью коммутаторов 1γ , 1^ и коммутаторов ij - lg будут сформированы коды единиц в первых десяти старших разрядах, причем разрешающие сигналы для коммутаторов 2 формируют два элемента ИЛИ 3. На выходе коммутаторов 2 будет код 1,111111111111000.
Пример 2. Положительное число 0,1100110011001100 сдвинем вправо на два разряда, В этом случае, разрешающие потенциалы будут на шинах 7 и 9. Сдвиг на два разряда осуществляется коммутаторами 1, а коммутаторы 2 вццают код числа без сдвига. На выходе устройства будет код 0,0011001100110011.
По сравнению с известным предлагаемое устройство позволяет осуществлять не только логический сдвиг (что эквивалентно арифметическому сдвигу положительных чисел) но и арифметический сдвиг (т.е. позволяет осуществлять сдвиг отрицательных чисел с сохранением знака). Устройство может быть легко приспособлено для сдвига не только вправо, но и влево. Количество групп коммутаторов может быть увеличено, что хотя несколько и ухудшает быстродействие устройства, но зато позволяет дать некоторую экономию в используемом оборудовании.
Claims (3)
- Изобретение относитс -к цифровой вычислительной технике и может ыдйти применение при построении арифметического устройства цифровой вычислительной машины. Известны много русные параллельные сдвигатели положительных чисел, в которых казкдый j-й рус сдвигает код на k 2J разр дов, (,l,2... что позвол ет набрать с помощью дискретных ступеней любое требуемое число сдвигов l. Однако такие сдвигатели вл ютс неэкономичными по оборудованию, сдви гают только положительные числа и обладают малым быстродействием. Известен параллельный сдвигатель содержгиций в каждом разр де m последовательно включенных коммутаторов, собранных из логических элементов типа И-ИЛИ, ИЛИ (И-ИЛИ-НЕ, И-НЕ, Ш1И-НЕ), соединенных по входу в нижнем русе с шинами сдвига и кодовыми шинами числа, причем i-й вход числа ( п) соедин етс с k коммутаторами младших разр дов, а в (n-k)- коммутаторах старших разр дов верхнего руса первый логический эле мент И соединен с шиной знака числа а второй элемент И упом нутых коммут торов соединен с шиной пр мой выдачи 2. Однако этот сдвигатель имеет низкое быстродействие и вл етс неэкономичным по оборудованию. Наиболее близким к предлагаемому вл етс устройство дл сдвига информации, содержащее несколько групп (ступеней) по плогических коммутаторов (п - количество разр дов входного слова), причем информационные входы каждого i-ro логического коммутатора первой группы (i :4,...,п) соединены с i-м, (i-l)-n, ...,(i-k;-M разр дными входами устройства (где k 1 - максимальное значение сдвига, осуществл емое логическими коммутаторами первой группы ) , управл ющие входы каждого 1-го логического коммутатора первой группы соединены с управл ющими шинами сдвига на 0,l,...,k разр дов устройства , ин рор1мационные входы каждого i-ro логического коммутатора последующей группы .соединены с выходами соответственным образом сгруппированных коммутаторов предьщущей группы , а управл ющие входы логических коммутаторов последующих групп сое .динены с управл ющими входами сдвига на кратное числу k число разр дов устройства З. Недостатком известного устройства вл етс возможность осуществлени только логического сдвига и невозможность осуществлени арифметического сдвига. Цель изобретени - расширение функциональных возможностей устройства за счет возможности арифметиЦеского сдвига. Поставленна цель достигаетс тем, что, устройство дл сдвига информации , содержащее две группы по п логических коммутаторов (п - количество разр дов входного слова), причем информационные входы каждого i-ro логического коммутатора группы .(, ...п) соединены с i-м (i-l)-M, .. ., (i-k)-M разр дными входами устройства (где - максимал ное значение сдвига, осуществл емое логическими коммутаторами первой гру пы) , управл гадие входы каждого i-ro логического коммутатора первой группы соединены с управл кщими шинами сдвига на 0,l,...,k разр дов устройства , информационные входы каждого i-ro логического коммуаттора второй группы соединены с выходами i-ro, (i-k-l)-ro,.. .,(i-m+(l+ -- ) (k+Dлогических коммутаторов первой группы (где m - максимальное значение сд га, осуществл емое, устройством х - значение целой части рационального числа х), управл кщие входы каждого 1-го логического коммутатора второй группы соединены соответственно с удравл ющими шинами сдвига на О,... 1--J(k+l) разр дов устройства, управл ющие входы логических коммутаторов второй группы с J (k+l)-k го по (т-k)-й соединены соответствен но с управл гадей шиной сдвига на (т-k) разр дов устройства, выход i-r логического коммутатора второй группы соединен с i-M разр дным выходом устройства, содержит | - элемен тов ИЛИ, управл ющие входы логическ коммутаторов второй группы c(j-1) (k+l) по j(k+)-й соединены с д-го элемента ИЛИ (j,..., - -l входы которого соединены с управл ю щими шинами сдвига на j.(k+l . .. ,, (m разр дов устройства, информационные .зходы логических коммутаторов перво Ьруппы с первого по k-й и логически коммутаторов второй группы с первог по (т-k)-и соединены со з наковой ши ной устройства.. На чертеже представлено 16-ти ра р дное устройство дл сдвига информ ции, функциональна схема. Устройство содержит логические коммутаторы 1 и 2, выполненные, например , в виде мультиплексоров (индекс i при обозначении позиции ь , 2 указывает номер разр да устройтва ), элементы ИЛИ 3, знаковую шину 4, управл гадие шины 5-12 сдвига соответственно на 0,1,2,3,0,4,8, 12 разр дов и разр дные входы 13. Как в группе коммутаторов и в группе коммутаторов 2 происходит разветвление каждого i-ro входа на соответствующее количество младших разр дов с определенным, шагом. На чертеже шаг группь; коммутаторов 1 равен единице,а группы комутаторов 2 - четырем. Пример 1. Отрицательное число 1,1100001100000000, записанное в обратном коде, сдвинем вправо на дес ть разр дов. В этом случае разрешающие потенциалы будут на шинах 4, 7 и 11. Проследим, как проходит сигнал сдвига только второго старшего разр да. От входа 132. сигнал проходит через коммутатор 1, с выхода которого поступает на вход коммутатора . Поскольку число отрицательное , то с помощью коммутаторов 1 , , и коммутаторов 1 - Ig будут сформированы коды единиц в первых дес ти старших разр дах, причем разрешающие сигналы дл коммутаторов 2 формируют два элемента ИЛИ З. На выходе коммутаторов 2 будет код i,iiiiiniiiiiooo. Пример 2. Положительное число 0,1100110011001100 сдвинем вправо на два разр да, В этом случае, разрешающие потенциалы будут на шинах 7 и 9. Сдвиг на два разр да осуществл етс коммутаторами 1, а коммутаторы 2 вьщают код числа без сдвига. На выходе устройства будет код 0,0011001100110011. По сравнению с известным предлагаемое устройство позвол ет осуществл ть не только логический сдвиг (что эквивалентно арифметическому сдвигу положительных чисел) но и арифметический сдвиг (т.е. позвол ет осуществл ть сдвиг отрицательных чисел с сохранением знака). Устройство может быть легко приспособлено дл сдвига не только вправо, но и влево. Количество групп коммутаторов может быть увеличено, что хот несколько и ухудшает быстродействие устройства, но зато позвол ет .дать некоторую экономию в используемом оборудовании. Формула изобретени Устройство..дл сдвига информации, содержащее две группы по п логических коммутаторов (п - количество разр дов входного слова) , причем, информационные входы каждого i-ro логического коммутатора первой группы ,...,п) соединены с i-м, (i-l)-M, «f()-M разр дными входами устройства (где - максимальное значение сдвига, осуществл емое логическими коммутаторами первой группы), управл ющие входы каждого i-ro логического коммутатора первой группы соединены с управл ющими шинами сдви га на 0,l,...,k разр дов устройства, информационные входы каждого i-ro логического коммутатора второй групп соединены с выходами i-ro, (i-k-1)-г .,.,( i-itH.(l+ .) (k+l))-ro логических коммутаторов первой группы (где m - максимальное значение сдвиг осуществл емое устройством; х значение целой части рационального числа х), управл ющие входы каждого i-ro логического коммутатора второй группы соединены соответственно с уп ра л ющими шинами сдвига на О,..., 3 (jc+1) разр дов устройства, управл ющие входы логических коммутато ров второй группыс | f Hk+l)-k}го по (т-k)-A соединены соответственно с управл ющей шиной сдвига на (in-k) разр дов устройства, выход i-ro логического коммутатора второй группы соединен с i-M разр дном выхо дом устройтсва, отличающеес тем, что, с целью расширени функциональных возможностей устройства , заключающегос в возможности арифметического сдвига, устройство сюдержит элементов ИЛИ, управл ющие входы логических коммутатсрсв второй группы с j( J-1) (k+1) по j(k+l)-й соединены с выходом j-ro элемента ИЛИ (,..., -j 1-1, входы которого соединены с управл ющими шинами сдвига на j.(k+l) , ,. ., (m-k) разр дов устройства, информационньЕ входы логических коммутаторов первой группы с первого по k-й и логических коммутаторов второй группы с первого по (m-k)-и соединены со знаковой шиной устройства. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 410388, кл. G 06 F.7/00, 1974.
- 2.Авторское свидетельство СССР 595794, кл. G 11 С 19/00, 1975.
- 3.Патент США 3747070, кл. 340-172.5, опублик. 1973 (прототип ) .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782648449A SU894700A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство дл сдвига информации |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782648449A SU894700A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство дл сдвига информации |
Publications (1)
Publication Number | Publication Date |
---|---|
SU894700A1 true SU894700A1 (ru) | 1981-12-30 |
Family
ID=20778690
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782648449A SU894700A1 (ru) | 1978-07-24 | 1978-07-24 | Устройство дл сдвига информации |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU894700A1 (ru) |
-
1978
- 1978-07-24 SU SU782648449A patent/SU894700A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5852569A (en) | Content addressable memory multiple match detection circuit | |
US5568410A (en) | Method and apparatus for determining the amount of leading zeros or ones in a binary data field | |
KR910003486A (ko) | 비트 순서 전환 장치 | |
SU894700A1 (ru) | Устройство дл сдвига информации | |
US3753238A (en) | Distributed logic memory cell with source and result buses | |
US4006470A (en) | Read-only memory | |
US4584567A (en) | Digital code detector circuits | |
SU700865A1 (ru) | Устройство дл параллельного сдвига информации | |
US4625130A (en) | Mask signal generator | |
US4334213A (en) | Circuit for addressing binarily addressable memories with BCD addresses | |
SU767756A1 (ru) | Устройство параллельного сдвига | |
US3197764A (en) | Unambiguous encoder | |
SU1538249A1 (ru) | Мажоритарный элемент | |
SU1674145A1 (ru) | Устройство дл обработки нечеткой информации | |
SU1649533A1 (ru) | Устройство дл сортировки чисел | |
SU842963A1 (ru) | Посто нное запоминающее устройство | |
SU1580345A1 (ru) | Устройство дл выбора среднего из трех двоичных чисел | |
SU646325A1 (ru) | Устройство дл обмена информацией | |
SU297130A1 (ru) | Дешифратор на кг'иотронах | |
SU691847A1 (ru) | Устройство дл сравнени чисел | |
SU855648A1 (ru) | Устройство дл ввода информации от двухпозиционных датчиков | |
SU796840A1 (ru) | Устройство дл определени положени чиСлА HA чиСлОВОй ОСи | |
SU868766A1 (ru) | Микропрограммный процессор | |
SU902073A1 (ru) | Ассоциативное запоминающее устройство | |
SU559395A1 (ru) | Счетчик с посто нным числом единиц в коде |