SU857987A1

SU857987A1 - Integro-computing structure

Info

Publication number: SU857987A1
Application number: SU792839097A
Authority: SU
Inventors: Вячеслав Филиппович Гузик; Иван Михайлович Криворучко
Original assignee: Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date: 1979-11-11
Filing date: 1979-11-11
Publication date: 1981-08-23

Description

Изобретение относитс к вычислительной технике и предназначено дл решени широкого класса задач, описываемых системами дифференциальных и алгебраических уравнений и уравнени ми , свод щимис к дифференциальным , дл моделировани сложных динамических систем, непрерывных процесс и подвижных объектов, а также дл использовани в системах управлени этими процессами и объектами. Известна цифрова интегрирующа структура, содержаща решающие блоки блок коммутации, блоки ввода и вывот да и блок управлени , и предназначенна дл решени широкого класса задач, описываемых системами диффере циальных и алгебраических уравнений и уравнени ми, свод щимис к диффег ренциальным II. Недостатком известной структуры вл етс трудность миниатюризации из-за наличи блока коммутации, имею щего очень большое количество внешних выводов и требующего больших затрат оборудовани . Наиболее близкой по технической сущности к предлагаемому изобретени вл етс цифрова интегрирующа структура, содержаща решающие блок блок ввода, блок вывода, блок набора, блок управлени , блок коммутации, причем выход блока набора соединен с группой входов каждого решающего блока, а вход блока набора соединен с первым выходом каждого решающего блока, первый выход блока ввода соединен с первым входом каждого решающего блока, первый выход блока управлени соединен с входом блока. ввода и вторым входом каждого решающего блока, а вход блока управлени соединен с вторым выходом каждого решающего блока и с первым входом блока вывода, второй вход которого соединен с вторым выходом блока управлени , перва группа входов блока коммутации соединена с вторым выходом блока ввода, а каждый вход второй группы входов блока коммутаций соединен с первым выходом соответствующего решающего блока, перва группа входов каждого решающего блока соединена также с соответствующей группой выходов блока коммутации С23 . Недостатком известной .интегрирующей структуры вл етс ее низка надежность .The invention relates to computing and is intended to solve a wide class of problems described by systems of differential and algebraic equations and differential equations, to simulate complex dynamic systems, continuous process and moving objects, as well as to be used in control systems for these processes and objects. The known digital integrating structure contains decisive switching unit blocks, input and output units and a control unit, and is designed to solve a wide class of problems described by systems of differential and algebraic equations and equations that reduce to differential II. A disadvantage of the known structure is the difficulty of miniaturization due to the presence of a switching unit, having a very large number of external leads and expensive equipment. The closest in technical essence to the present invention is a digital integrating structure comprising a block input block, an output block, a dial block, a control block, a switching block, wherein the output of the dial block is connected to a group of inputs of each crucial block, and the input of the dial block is connected to the first output of each decision block, the first output of the input block is connected to the first input of each decision block, the first output of the control block is connected to the input of the block. input and the second input of each decision unit, and the input of the control unit is connected to the second output of each decision unit and the first input of the output unit, the second input of which is connected to the second output of the control unit, the first group of inputs of the switching unit is connected to the second output of the input unit, and the input of the second group of inputs of the switching unit is connected to the first output of the corresponding decision unit, the first group of inputs of each decision unit is also connected to the corresponding output group of the switching unit C23. A disadvantage of the known integrating structure is its low reliability.

Цель изобретени - повышение надежности .The purpose of the invention is to increase reliability.

Поставленна цель достигаетс тем, что в структуру, содержащую блок ввода, блок управлени , блок вывода и решающие блоки, каждый из которых включает арифметико-логический узел, причем выход блока ввода соединен с первым входом арифметико-логического узла каждого решающего блока, первый выход блока управлени соединен с входом блока ввода и вторым входом арифметико-логического узла каищого решающего блока, второй выход блока управлени соединен с входом блока вывода, группа входов которого соединена с первыми выходами арифметико-логического узла каждого решающего блока, введены адресный счетчик, элемент ИЛИ положительных приращений, элемент ИЛИ отрицательных приращений и в каждый решающий блок введены группа регистров адреса, регистр адреса, триггеры положительных и отрицательных приращений , группа узлов сравнени , узел сравнени , входные элементы И положительных и отрицательных приращений, выходные элементы И положительных и отрицательных приращений, причем вход адресного счетчика соединен с третьим выходом блока управлени , выход каждого разр да адресного счетчика соединен с группой входов блока управлени , с первой группой ВХОДОВ узла сравнени каждого решающего блока и с первой группой входов узлов сравнени группы каждого решающего блока, выход блока ввода соединен с первьлми входами регистра адреса и регистров адреса группы каждого решающего блока, первый выхс2 д блока управлени соединен с вторым входом регистра адреса, с вторыми входами регистров адреса группы и с нулевыми входами триггеров положительных и отрицательных приращений каждого решающего блока, в каждом решающем блоке втора группа входов узлов сравнени группы соединена с выходом каждого разр да соответствующего регистра адреса группы и втора группа входов узлов сравнени соединена с выходом каждого разр да регистра, адреса, выходы узлов сравнени группы соединены с первыми входами соответствующих входных элементов И положительных и отрицательных приращений каждого решающего блока, группы ,входов арифметико-логического узла соединена с выходом триггеров положительных и отрицательных приращений каждого решающего блока, единичные входы которых соединены соответственно с выходами входных элементов И положительных и отрицательных приращений каждого решающего блока, второй и третий выходы арифметико-логическогоThe goal is achieved by the fact that the structure containing the input block, control block, output block and decision blocks, each of which includes an arithmetic logic node, the output of the input block connected to the first input of the arithmetic logic node of each decision block, the first output of the block control unit is connected to the input of the input unit and the second input of the arithmetic logic unit of the decision block, the second output of the control unit is connected to the input of the output unit, the group of inputs of which is connected to the first outputs of the arithmetic logs for each decisive block of a node, an address counter, an OR incrementing element, an OR incrementing element are entered, and a group of address registers, an address register, positive and negative increment triggers, a group of comparison nodes, a comparison node, input elements AND positive and negative increments, output elements of both positive and negative increments, with the input of the address counter connected to the third output of the control unit, the output of each bit of the address The control unit is connected to the input group of the control unit, the first INPUT group of the comparison node of each decision block and the first group of inputs of the comparison node of each decision block, the output of the input block is connected to the first inputs of the address register and the address registers of the group of each decision block, the first output of the block control is connected to the second input of the address register, to the second inputs of the group address registers and to the zero inputs of the triggers of positive and negative increments of each decision block, in each decision block the second group of inputs of the group comparison nodes is connected to the output of each bit of the corresponding group address register; and the second group of inputs of the comparison nodes is connected to the output of each register bit, addresses, outputs of the group comparison nodes are connected to the first inputs of the corresponding input elements AND positive and negative increments of each critical element. block, group, inputs of arithmetic logic node connected to the output of triggers of positive and negative increments of each decision block, single inputs cat Ors are connected respectively to the outputs of the input elements And the positive and negative increments of each decision block, the second and third outputs of the arithmetic logic

узла соединены соответственно с первыми входами выходных элементов И положительных и отрицательных приращений в каждом решающем блоке, вторые входы которых соединены с выходом узла сравнени каждого решающего блока, входы элементов ИЛИ положительных и отрицательных приращений соединены соответственно с выходами выходных элементов И положительных и отрицательных приращений каждого решающего блока, а их выходы соединены соответственно с вторыми входами каждого входного элемента И положительных и отрицательных приращений каждого решаиощего блока.the node is connected respectively to the first inputs of the output elements AND positive and negative increments in each decision block, the second inputs of which are connected to the output of the comparison node of each decision block, the inputs of the elements OR positive and negative increments are connected respectively to the outputs of the output elements AND positive and negative increments of each decision block block, and their outputs are connected respectively to the second inputs of each input element And the positive and negative increments of each reshaioschego block.

На фиг. 1 представлена блок-схема интегро-вычислительной структуры; на фиг. 2 - блок управлени структуры .FIG. 1 is a block diagram of an integro-computing structure; in fig. 2 - structure control unit.

Структура содержит блок 1 управлени , блок 2 ввода, блок 3 вывода, адресный счетчик 4, элемент ИЛИ 5 положительных приращений, элемент ИЛИ б отрицательных приращений и решающие блоки 7, содержащие арифметико-логический узел 8, регистр 9 адреса, группу регистров 10 адреса, триггеры 11 положительных приращений , триггеЕ«л 12 отрицательных приращений , узел 13 сравнени , группу узлов 14 сравнени адресов, входные элементы И 15 положительных приращений , .входные элементы И 16 отрицательных приращений, выходной элемент И 17 положительных приращений, выходной элемент И 18 отрицательных приращений- .The structure contains a control block 1, an input block 2, an output block 3, an address counter 4, an element OR 5 positive increments, an element OR b negative increments and decision blocks 7 containing an arithmetic logic unit 8, an address register 9, an address register group 10, triggers 11 positive increments, trigger E "l 12 negative increments, comparison node 13, node group 14 comparison of addresses, input elements AND 15 positive increments, input elements AND 16 negative increments, output element And 17 positive increments, output And the second element 18 of negative prirascheniy-.

Блок 1 управлени (фиг,2) содержи пульт 19 управлени , счетчик 20 итераций, узел 21 пуска-останова, узел 22 управл ющих импульсов и потенциалов . Узел 21 содержит первый элемент 23 сравнени , второй элемент 24 сравнени , первый элемент И 25, инвертор 26, второй элементИ 27, первый элемент 28 задержки, первый элемент ИЛИ 29, второй элемент ИЛИ 30, первый триггер 31, второй элемент 32 задержки, третий элемент ИЛИ 33, второй триггер 34, третий элемент И 35, четвертый элемент И 36, третий триггер 37, п тый элемент И 38, третий элемент 39 задержки , четвертый элемент ИЛИ 40.The control unit 1 (FIG. 2) comprises a control panel 19, an iteration counter 20, a start-stop unit 21, a control pulse and potential unit 22. The node 21 contains the first comparison element 23, the second comparison element 24, the first element AND 25, the inverter 26, the second element 27, the first delay element 28, the first element OR 29, the second element OR 30, the first trigger 31, the second delay element 32, the third the element OR 33, the second trigger 34, the third element And 35, the fourth element And 36, the third trigger 37, the fifth element And 38, the third delay element 39, the fourth element OR 40.

Узел 22 управл ющих импульсов и потенциалов содержит распределитель 41 импульсов, элемент И 42, счетчик 43, элемент ИЛИ 44, дешифратор 45, групп 46 клапанов, группу 47 триггеров, генератор 48 тактовых импульсов, группу входов 49 бЛока управлени , первый выход 50 блока управлени , второй выход 51 блока управлени , третий выход 52 блока управлени .The control pulses and potentials unit 22 contains a pulse distributor 41, an AND 42 element, a counter 43, an OR 44 element, a decoder 45, a valve group 46, a trigger group 47, a clock generator 48, a control block 49 of the control unit, the first control unit output 50 , second control unit output 51, third control unit output 52.

Решение задач на интегро-вычислительной структуре осуществл етс приближенными методами численного интегрировани . Результаты решени получаютс в виде числовых значений искомых величин через разные интерва лы времени. Решаема задача представл етс в виде симметричной формы уравнений Шеннона .52.-, . ( ; Vp(X)rVpj,o.,3,...,N, где Ap(t4 и (j 1, 2, . . . ,N) вл ютс посто нными коэффициентами, принимающими значени О или 1 в зависи ,мости от решаемой задачи. На входе арифметико-логических узлов информаци подаетс в виде приращений подынтегральной функции и переменной интегрировани . Арифме тико-логический узел оперирует с одноразр дными приращени ми, представленными в тернарной системе кодировани , и выполн ет цифровое инт рирование,суммирование приращений, функцию знака, ограничение,слежение Программа коммутации дл каждого решающего блока записываетс в виде адресов входных приращений по каждо му входу. Перед настройкой интегро-вычисли тельной структуры на решение задачи и выполнением процесса решени производитс установка в исходное поло жение блока 2 ввода и узла 8, регистра 9, регистров 10, триггеров 1 и 12, соответствующего сигнала с вы хода пульта 19 управлени на выход 50 блока 1 управлени . Одновременно подачей этого же сигнала на выход 5 блока 1 управлени производитс уст новка в исходное состо ние блока 3 вывода, а подачей этого сигнала с вы хода пульта 19 управлени через эле менты ИЛИ 33 и ИЛИ 29 блока 21 на третий выход 52 блока 1 управлени производитс установка в нулевое по ложение адресного счетчика 4. Кроме того, этот сигнал с выхода пульта 19 управлени , пройд через ИЛИ 33, устанавливает в нулевое положение триггер 34 блока 21 и счетчик 20, пройд через элемент ИЛИ 40, устанав ливает в нулевое положение триггеры 31 и 37 блока 21, пройд через элемент ИЛИ 44, устанавливает в нулевое положение счетчик 43 блока 22, а также устанавливает в исходное поло жение распределитель 41 импульсов блока 22, поступив на третий его вход Затем производитс настройка интегро-вычислительной структуры на решение задачи. При этом с выхсда пульта 19 управлени подаетс сигнал начала настройки, который через выход 50 блока 1 управлени поступает в блок 2 ввода и через элемент ИЛИ 30 блока 21 поступает на единичный вход триггера 31 этого же блока. В результате триггер 31 блока 21 переходит в единичное состо ние и подает на первый вход распределител 41 импульсов блока 22 сигнал разрешени запуска. По этому сигналу распределитель 41 блока 22 запускаетс и начинает вырабатывать распределенные временные импульсы, которые с выходов распределител 41 поступают на единичные и нулевые входы группы 47 триггеров блока 22 и производ т выработку управл ющих потенциалов соответствующей длительности, которые с второго выхода узла 47, так же как и распределенные временные импульсы с третьего выхода распределител 41, поступают через первый выход 50 блока 1в блок 2 ввода и решающие блоки 7 дл обеспечени организации ввода настроечной информации. Кроме того, первый временной импульс в каждом цикле проходит с первого выхода распределител 41 через открытый элемент И 42 блока 22 (так как триггер 34 блока 21 после установки в исходное состо ние выдает с нулевого выхода разрешающий сигнал на второй вход И 42 блока 22) на суммирующий вход счетчика 43 и измен ет его состо ние. Счетчик 43 вл етс счетчиком по модулю (d + 3), где d - количество входов подынтегральной функции и переменной интегрировани в узле 8, т.е. через каждые (d+3) цикла состо ние счетчика повтор етс и на (d + 3) выходах .дешифратора 45 блока 22 последовательно по вл ютс разрешающие сигналы, которые поступают на соответствующие клапаны узла 46 и последовательно пропускают потенциалы соответствующей длительности с выхода узла 47 через узел 46 и первый выход 50 блока 1 на управл ющий вход соответствующего адресного регистра 9 или 10, или регистра подынтегральной функции или регистра кода операции в узле 8 дл организации последовательного ввода настроечной информа ии в каждом цикле в соответствующий регистр из (d+3) регистров выдранного решающего блока 7. . В то же врем , после подачи сигнала начала настройки одновременно с выработкой блоком 1 управлени управл ющих сигналов, необходимых дл организации ввода настроечной информации в решающие блоки 7, сигнал начала настройки поступает с выхода пульта 19 управлени через первый выход 50 блока 1 в блок 2ввода, запускает его и этот блок начинает считывать с внешних носителей настроечную информацию и подавать ее в последовательно выбираемые решающие блоки 7. И за (d+3) цикла подаваема в выбранный решающий блок 7 настроечна информаци последовательно вводитс в соответствующие регистры этого блока с помощью последовательно поступающих в каждом цикле на соответствующий регистр блока 7 с выходов группы 46 клапанов узла 22 управл ющих потенциалов соответствующей длительности. При этом в каждый решающий блок 7, в регистр 9 заноситс адрес, соответствующий номеру решающего элемента на структурной схеме задачи, в узел 8 занос тс соответствующие этому решающему элементу начальные значени подынтегральной функции и кода операций, а в регистры 10 - соответствующие ему адреса входных приращений , т.е. номера тех решающих элементов , которые по структурной, схеме решени задачи соединены с соответ .ствующим входом данного решающего элемента.The solution of problems on the integro-computing structure is carried out by approximate methods of numerical integration. The results of the solution are obtained in the form of numerical values of the desired quantities at different time intervals. The solved problem is presented in the form of the symmetric form of the Shannon equations .52.-,. (; Vp (X) rVpj, o., 3, ..., N, where Ap (t4 and (j 1, 2,..., N) are constant coefficients, taking O or 1 values depending on from the solvable problem. At the input of arithmetic-logical nodes, the information is supplied as increments of the integrand function and integration variable. The arithmetic logic node operates with one-bit increments represented in the ternary coding system and performs digital introducing, summation of increments, sign function, restriction, tracking Switching program for each decision block writing In the form of addresses of input increments for each input. Before setting up the integrated-computing structure to solve the problem and performing the solution process, the input unit 2 and node 8, register 9, registers 10, triggers 1 and 12 corresponding to the signal from the output of the control panel 19 to the output 50 of the control unit 1. Simultaneously, by applying the same signal to the output 5 of the control unit 1, it is set to the initial state of the output unit 3, and by applying this signal from the output of the control panel 19 via the element OR 33 and OR 29 of the block 21 to the third output 52 of the control block 1 is set to zero position of the address counter 4. In addition, this signal from the output of the control panel 19, passed through OR 33, sets the trigger 34 of the block 21 and the counter to zero position 20, passes through the OR 40 element, sets the triggers 31 and 37 of the block 21 to zero position, passes through the OR 44 element, sets the counter 43 of the block 22 to zero position, and also sets the distributor 41 of the pulses of the block 22 to the initial position, arriving at his third entry then prod odits setting integro- computational structure to solve the problem. At the same time, the control start signal 19 is supplied with a start-up signal, which through the output 50 of the control unit 1 enters the input unit 2 and through the OR 30 element of the unit 21 enters the single input of the trigger 31 of the same unit. As a result, the trigger 31 of the block 21 goes into one state and supplies to the first input of the pulse distributor 41 of the block 22 a trigger enable signal. Using this signal, the distributor 41 of the unit 22 starts and starts producing distributed time pulses, which from the outputs of the distributor 41 arrive at the single and zero inputs of the group 47 of the trigger 22 of the block 22 and produce control potentials of the corresponding duration, which from the second output of the node 47, also as well as the distributed time pulses from the third output of the distributor 41, are received through the first output 50 of the unit 1c by the input unit 2 and the decision units 7 to ensure the organization of the input of the training information. In addition, the first time pulse in each cycle passes from the first output of the distributor 41 through the open element AND 42 of block 22 (since the trigger 34 of block 21 after being reset returns a permit from the zero output to the second input And 42 of block 22) the summing input of counter 43 and changes its state. Counter 43 is a modulo-counter (d + 3), where d is the number of inputs of the integrand function and the integration variable at node 8, i.e. After every (d + 3) cycles, the state of the counter is repeated and the (d + 3) outputs of the decoder 45 of the block 22 successively appear allowing signals that go to the corresponding valves of the node 46 and consistently pass the potentials of the corresponding duration from the output of the node 47 through node 46 and the first output 50 of block 1 to the control input of the corresponding address register 9 or 10, or the register of the integrand function or the operation code register in node 8 for organizing sequential input of the tuning information in each cycle in Resp case of (d + 3) registers deciding unit 7. tear. At the same time, after the start-up signal is sent simultaneously with the control unit 1 generating the control signals necessary for organizing the input of the setup information to the decision blocks 7, the start-up signal comes from the output of the control panel 19 through the first output 50 of the block 1 to the input block 2, launches it and this block begins to read the setup information from external media and feed it to the successively selected decision blocks 7. And for (d + 3) cycles, the setup information is fed to the selected decision block 7 Flax is entered into the corresponding registers of this block by successively entering in each cycle to the corresponding register of block 7 from the outputs of valve group 46 of control potential 22 of the corresponding duration. In this case, in each decision block 7, the address 9 corresponding to the number of the decision element in the task structure is entered into register 9, the initial values of the integrand function and the operation code corresponding to this decision element are entered into node 8, and the input increment addresses corresponding to this decision element i.e. the numbers of those decisive elements that are structurally connected to the problem solution circuit are connected to the corresponding input of this decisive element.

После ввода всей настроечной информации в решающие блоки 7 настройки Предлагаемой интегро-вычислительной структуры на решение задачи заканчваетс и начинаетс выполнение процесс решени ,которцй на каждой итерации разбиваетс на два этапа: этап вычислений и этап передачи приращений.After all the setup information has been entered into the decisive setting blocks 7 of the proposed integro-computational structure, the solution of the problem is completed and the solution process is started, which is divided into two stages at each iteration: the calculation stage and the increment transfer stage.

Перед началом решени на пульте 19 управлени блока 1 устанавливаетс необходимое количество итераций, в течение которого вычисл етс точка решени , и устанавливаетс количество решающих модулей, задействованных в решаемой задаче. Затем на пульте 19 управлени вырабатываетс команда Пуск и соответствующий сигнал с второго выхода пульта 19 управлённ поступает на единичный вход триггера 34 узла 21, устанавлива его в единичное состо ние, и через элемент ИЛИ 30 - на единичный вход триггера 31, подтвержда его единичное состо ние. В результате триггер 34 узла 21 закрывает элемент И 42 узла 22 и подачей сигнала с единично .го выхода через ИЛИ 44 узла 22.устанавливает в нулевое состо ние счетчик 43, запреща тем самым выработку управл ющих сигналов, обеспечивающих ввод настроечной информации в регистры решающих блоков 7. Одновременно сигнал с единичного выхода триггера 34 21 открывает, элемент И 35 узла 21 и первый временный импульс, соответствующий началуитерации, с первого выхода распределител 41 узла 22 проходит через элемент И 35 и устанавливает в единичное состо ние триггер 37 узла 21, который начинает выдавать через первый выход 50 блока 1 в узел 8 каждого решающего блока 7 сигнал, разрешающий решение . Одновременно в решгцощие блоки 7 из блока 1 управлени с выходо распределител 41 и группы 4/ триггеров поступают временные импульсы и управл ющие потенциалы, обеспечивающие процесс вычислений.Before starting the decision, the required number of iterations, during which the solution point is calculated, is established on the control panel 19 of the unit 1, and the number of decision modules involved in the problem being solved is determined. Then, on the control panel 19, a Start command is generated and the corresponding signal from the second output of the control panel 19 is controlled to the single input of the trigger 34 of the node 21, set it to the single state, and through the OR 30 element to the single input of the trigger 31, confirming its single state . As a result, the trigger 34 of node 21 closes AND 42 of node 22 and by applying a signal from a single output through OR 44 of node 22. sets counter 43 to the zero state, thereby prohibiting the generation of control signals providing input of tuning information to the registers of decision blocks 7. At the same time, the signal from the single output of the trigger 34 21 opens, the element 35 of the node 21 and the first temporary pulse corresponding to the start of the iteration from the first output of the distributor 41 of the node 22 passes through the element 35 and sets the trigger to one state p 37 node 21, which begins to issue through the first output 50 of block 1 to node 8 of each decision block 7, a signal permitting the decision. At the same time, time impulses and control potentials are received in the decisive blocks 7 from the control block 1 from the output of the distributor 41 and the group 4 / flip-flops, which provide the calculation process.

Начинаетс этап вычислений на первой итерации, в течение которого в узле 8 каждого решающего блока 7 производ тс вычислени приращений интеграла дл следующей итерации. Одновременно с выхода триггера 37 узла 21 поступает на управл ющий вход счетчика 20 разрешающий сигнал который разрешает суммирование, и первый временной импульс, соответствующий началу итерации, поступает с выхода распределител 41 импульса узла 22 и перебрасывает счетчик 20 в состо ние, равное единице.The computation stage starts at the first iteration, during which the node 8 of each decision block 7 calculates the integral increments for the next iteration. Simultaneously, the output of the trigger 37 of the node 21 is fed to the control input of the counter 20, the enabling signal which permits summation, and the first time pulse corresponding to the beginning of the iteration comes from the output of the distributor 41 of the pulse of the node 22 and flips the counter 20 to the state equal to one.

По окончании этапа вычислений на первой итерации последний временной импульс, соответствующий концу итерции , поступает с третьего выхода распределител 41 через первый выхо 50 блока 1 на нулевые входы триггеров 11 и 12 каждого решающего блока 7 и устанавливает их в нулевое состо ние , подготовл их этим к выпонению этапа передачи приращений. Одновременно последний временной импульс пройдет с второго выхода распделител 41 узла 22 через открытый элемент И 38 узла 21 и, задержива с на один такт на элементе 39 задержки , поступает через ИЛИ 40 на нулевые вхоДы триггеров 31 и 37 узла 21 и устанавливает их в нулевое состо ние . В результате триггер 31 узла 21 прекращает выработку сигнала разрешени запуска в распределитель 41 узла 22, и распределитель 41 перестает выдавать на выход 50 блока 1 распределенные временные импульсы, а группа 47 триггеров управл ющие потенциалы, необходимые дл организации процесса вычислений в решающих блоках 7, а триггер 37 узла 21 прекращает выработку сигнала , разрешающего решение.At the end of the calculation step, at the first iteration, the last time pulse corresponding to the end of the iteration comes from the third output of the distributor 41 through the first output 50 of block 1 to the zero inputs of the flip-flops 11 and 12 of each decisive block 7 and sets them to the zero state, preparing them for the step of transferring increments. At the same time, the last time pulse will pass from the second output of the splitter 41 of node 22 through the open element 38 of node 21 and, delayed by one clock cycle on delay element 39, goes through OR 40 to zero inputs of trigger 21 and 37 of node 21 and sets them to zero the As a result, the trigger 31 of the node 21 stops generating the start enable signal to the distributor 41 of the node 22, and the distributor 41 stops producing distributed time pulses at the output 50 of block 1, and the group 47 of the flip-flops control potentials necessary for organizing the computation process in the decision blocks 7, the trigger 37 of the node 21 stops producing a signal permitting the decision.

На этом этап вычислений заканчиваетс и, начина со следующего такта , тактирующие импульсы с выхода генератора 48 узла 22 через открыты элемент И 36 узла 21 (так как триггер 31 после окончани этапа вычислений устанавливаетс в нулевое состо ние, а триггер 34 находитс с начала процесса решени задачи в единичном состо нии) и через третий выход 52 блока 1 начинают поступать как импульсы адресации на с.уммирующий вход адресного счетчика 4, последовательно измен его состо ние от О до N (N i N, Где N - количество решающих блоков, згщействованных в решаемой задаче, а N - общее количество решающих модулей в-структуре ) и, обеспечива передачу выходных одноразр дных приращений, представленных в тернарной системе коди ровани , на входы решающих блоков 7 начинаетс этап передачи приращений дл второй итерации. При этом первый импульс, поступивший в счетчик 4 из блока 1 управлени с выхода элемента И 36, перебрасывает этот счетчик в состо ние, равное единице, В результате в решающем блоке 7/ в регистр 9 которого записан адрес, равный единице, узел 13 выдает сигнал равенства адресов и разрешает подачу выходных приращений этого решающего блока 7, соотве ствующего первому решающему элементу на структурной схеме задачи, через соответствующие элементы И 17 и И 18 этого блока и через соответствующие элементы ИЛИ 5 и ИЛИ 6 на входы всех решающих блоков 7. Одновременно в решающих блоках 7, соответствующих решающим элементам, входы которых по структурной схеме задачи соединены с выходом первого решающего элемента, в соответствующих регистрах 10 записываетс адрес равный 1единице, и соответствующие им узлы 14 сравнени ВЕдцают сигналы равенства адресов, которые открываю соответствующие входные элементы И15иИ1би выходные приращени первого решающего элемента с выходов ИЛИ 5 и ИЛИ 6 через эти элементы И 15 и И 16 поступают на единичные входы соответствующих триггеров ,11 и 12 и записываютс в них. В следующем такте из блока 1 управлени с выхода элемента И 36 в счетчик 4 поступает второй импуль Счетчик 4 устанавливаетс в состо ние , равное двум, и выходные приращени из решающего блока 7, соответ ствующего второму решающему элемент записываютс в соответствующие триг геры 11 и 12 тех решающих блоков 7, которые соответствуют решающим элементам , соединенным по структурной схеме задачи с выходом второго решающего элемента. В следующем такте счетчик 4 уста навливаетс в состо ние, равное тре и происходит переадресаци приращений третьего решающего элемента и т.д. до N-ro такта, в котором про исходит переадресацй приращений по леднего N-ro решающего элемента решаемой задачи. Одновременно в N-OM такте установленное на пульте 19 управлени блока 1 значение числа решающих модулей, задействованных в решаемой задаче, совпадает с кодо поступающим через группу входов 49 блока. 1 из адресного счетчика 4. В результате элемент 24 сравнени выдает сигнал равенства кодов, кото рый поступает на входы элементов И 25 и И 27. Но так как на выходе элемента 23 сравнени сигнал равенс ва кодов еще отсутствует, то элемент И 25 закрыт, а элемент И 27 открыт, так как на выходе инвертора 26 разрешающий сигнал, и сигнал равенства кодов -поступает в N-OM такте с выхода элемента 24 через И 27, и, зещержива сь на один такт на элементе 28 задержки, происходит в следующем такте через элемент ИЛИ 29 в счетчик 4, устанавлива его в нулевое состо ние, а через элемент ИЛИ 30 на единичный вход триггера 31, устанавлива его в единичное состо ние и запреща тем самым прохождение импульсов адресации через элемент И 36 на вход счетчика 4 и одновременно разреша запуск распределител 41 подачей сигнала разрешени запуска с единичного выхода триггера 31. На этом этап передачи приращений заканчиваетс , распределитель 41 импульсов запускаетс и первый временной импульс пройдет через открытый элемент И 35, так как триггер 34 находитс с начала процесса решени задачи в единичном состо нии, и устанавливает в единичное состо ние триггер 37, который начнет выдавать через первый выход 50 блока 1 в узел 8 каждого решающего блока 7 сигнал, разрешающий решение. Одновременно в решающие блоки 7 из блока 1 управлени с выходов распределител 41 и группы 47 триггеров поступают временные импульсы и управл ющие потенциалы, обеспечивающие процесс вычислений. Начинаетс этап вычислений на второй итерации, в течение которого одноразр дные приращени , представленные в тернарной системе кодировани , с выходов триггеров 11 к 12 поступают Б виде потенциалов, соответствующих +1 или -1, на соответствующие входы узла 8 каждого решающего блока 7 и в них производ тс вычислени новых значений подынтегральной функции и приргицений интеграла дл следующей интерации. Одновременно с выхода триггера 37 узла 21 поступает на управл ющий вход счетчика 20 итераций разрешаннций сигнал, который, разрешает суммирование, и первый временной импульс, соответствующий началу итерации, поступает с выхода распределител импульсов 41 узла 22 и перебрасывает счетчик 20 в состо ние, равноедвум. По окончании этапа вычислений на второй итерации последний временной импульс, соответствующий концу итерации , поступает с третьего выхода распределител 41 через первый выход 50 блока 1 на нулевые-входы триггеров 11 и 12 и устанавливает их в ну-;левое состо ние, подготовл тем самым к выполнению этапа передачи приращений. Одновременно последний временной импульс проходит с второгоAt this stage, the calculation ends and, starting with the next clock cycle, the clock pulses from the output of the generator 48 of node 22 through AND 36 of the node 21 are opened (since the trigger 31, after the completion of the calculation step, is set to the zero state, and the trigger 34 tasks in the unit state) and through the third output 52 of the unit 1 begin to flow as addressing pulses to the cumulative input of the address counter 4, successively changing its state from O to N (N i N, where N is the number of decision blocks used in resh task, and N is the total number of decision modules in the structure), and ensuring the transfer of output single-bit increments represented in the ternary coding system, the step of transferring increments for the second iteration begins at the inputs of decision blocks 7. At the same time, the first impulse received in counter 4 from control block 1 from the output of element I 36 transfers this counter to the state equal to one. As a result, in decisive block 7 / in register 9 of which an address equal to one is written, node 13 outputs a signal equality of addresses and permits the submission of output increments of this decision block 7, corresponding to the first decision element on the task structure diagram, through the corresponding elements AND 17 and AND 18 of this block and through the corresponding elements OR 5 and OR 6 to the inputs of all decision blocks 7. One in the decision blocks 7 corresponding to the decision elements, whose inputs are connected to the output of the first decision element in the block diagram, the address equal to 1 unit is written in the corresponding registers 10 and the corresponding comparison nodes 14 corresponding to the equal address signals I open the corresponding input elements I15 and I1bi output the increments of the first decisive element from the outputs OR 5 and OR 6 through these elements AND 15 and AND 16 are fed to the single inputs of the respective triggers, 11 and 12, and recorded in them. In the next clock cycle from the control unit 1, from the output of the element 36 to the counter 4, a second pulse arrives. The counter 4 is set to a state equal to two, and the output increments from the decision block 7 corresponding to the second crucial element are recorded in the corresponding triggers 11 and 12 of those decision blocks 7, which correspond to the decision elements, connected according to the task structure with the output of the second decision element. In the next cycle, counter 4 is set to the state equal to three and increments of the third decisive element, and so on, occur. to the N-ro cycle, in which the increments are redirected along the ice N-ro crucial element of the problem being solved. At the same time, in the N-OM cycle, the value of the number of decision modules involved in the task being set on the control unit 19 of the unit 1 is the same as the code through the input group 49 of the unit. 1 from the address counter 4. As a result, the comparison element 24 generates a signal of equality of codes, which is fed to the inputs of AND 25 and 27 elements. But since the output of the comparison element 23 does not have a signal of equal codes, the AND 25 element is closed, and And 27 is open, since the output signal at the output of the inverter 26, and the code equality signal, enters the N-OM cycle from the output of element 24 through AND 27, and, sweeping one cycle on delay element 28, occurs in the next cycle through the element OR 29 into the counter 4, setting it to the zero state, and the element OR 30 to the single input of the trigger 31, set it to the single state and prohibiting the passage of addressing pulses through the AND 36 element to the input of the counter 4 and at the same time allowing the distributor 41 to start with a trigger enable signal from the single output of the trigger 31. At this stage increments ends, the pulse distributor 41 is started and the first time pulse passes through the open element E 35, since the trigger 34 is from the beginning of the task solving process in a single state, and sets single state flip-flop 37 which will issue through a first outlet 50 of block 1 in the part 8 of each block 7 decisive signal authorizing solution. At the same time, time impulses and control potentials are received in the decision blocks 7 from the control block 1 from the outputs of the distributor 41 and the group 47 of the flip-flops, which provide the calculation process. The computation stage at the second iteration, during which the one-bit increments presented in the ternary coding system, from the outputs of the 11 and 12 flip-flops, comes in the form of potentials corresponding to +1 or -1, to the corresponding inputs of the node 8 of each decision block 7 and begins calculations of the new values of the integrand and integrals for the next interaction are performed. Simultaneously, the output of the trigger 37 of the node 21 is fed to the control input of the counter 20 iterations of the enable signal, which, permits the summation, and the first time pulse corresponding to the beginning of the iteration comes from the output of the pulse distributor 41 of the node 22 and flips the counter 20 to the equiped state. At the end of the calculation step, at the second iteration, the last time pulse corresponding to the end of the iteration comes from the third output of the distributor 41 through the first output 50 of block 1 to the zero-inputs of the flip-flops 11 and 12 and sets them to the left state, thus preparing the step of transmitting increments. At the same time, the last time pulse passes from the second

выхода распределител 41 узла 22 через открытый элемент И 38 узла 21 и, задержавшись на один такт на элементе 39 задержки, поступает через ИЛИ 40 на нулевые входы триггеров 31 и 37 и устанавливает их в нулевое состо ние. В результате триггер 31 узла 21 прекращает выработку сигнала разрешени запуска в распределитель 41 узла 22, и распределитель 41 перестает выдавать на выход 50 блока 1 распределенные временные импульсы, а группа 47 триггеров управл ющие потенциалы, необходимые дл организации процесса вычислений в решающих блоках 7, а триггер 37 узла 21 прекращает выработку сигнала разрешающего решение.the output of the distributor 41 of the node 22 through the open element AND 38 of the node 21, and having lagged by one clock cycle on the delay element 39, passes through OR 40 to the zero inputs of the flip-flops 31 and 37 and sets them to the zero state. As a result, the trigger 31 of the node 21 stops generating the start enable signal to the distributor 41 of the node 22, and the distributor 41 stops producing distributed time pulses at the output 50 of block 1, and the group 47 of the flip-flops control potentials necessary for organizing the computation process in the decision blocks 7, the trigger 37 of the node 21 stops producing a signal permitting the decision.

На этом этап вычислений заканчиваетс и со следующего такта начинаетс этап передачи приращений. Далее этап вычислений и этап передачи приращений периодически повтор етс Синхронизаци работы всех блоков структуры осуществл етс подачей синхронизирующих импульсов с выхода генератора 48 узла 22.At this point, the computational phase ends and the incremental transmission phase begins at the next clock cycle. Next, the computation step and the increment transmission step are periodically repeated. The operation of all the blocks of the structure is synchronized by applying clock pulses from the generator 48 of the node 22.

После обработки заданного количества итераций счетчик 20 в начале этапа вычислений на последней итерации первым временным импульсов перебрасываетс в состо ние, соответствующее заданному на пульте управлени количеству итераций и в результте элемент 24 сравнени блока 21 выдает сигнал равенства кодов, который через второй выход 51 поступает в блок 3 вывода и запускает его, Блок 3 производит вывод на печать получаемых на последней итерации знчений подынтегральных функций из тех узлов 8, в коде операции которы имеетс признак печати. После прове дйни этапа вычислений на последней итерации выполн етс этап передачи приращений, по окончании которого элемент 24 сравнени выдаёт сигнал равенства кодов и, так как на выходе элемента 23 сравнени тоже имеетс сигнал равенства кодов, элемент И 27 закрыт и не пропускает сигнал на запуск распределител 41, но в то же врем элемент И 25 открыт и сигнал с выхода узла 24 проходит через элемент И 25 и, задержавшись на один такт на элементе задержки 32, проходит через элемент ИЛИ 33 и устанавливает в нулевое состо ние триггер 34 узла 21, счетчик итераци 20, а, пройд через ИЛИ 29 и третий выход 52 блока 1, устанавливает в нулевое состо ние адресный счетчик After processing a given number of iterations, the counter 20 at the beginning of the computation stage at the last iteration is first switched to the state corresponding to the number of iterations specified on the control panel and as a result, the comparison element 24 of the block 21 generates a code equality signal, which through the second output 51 enters the block 3 pins and starts it; Block 3 prints out the values of integrands obtained from the last iteration of those nodes 8, in the operation code of which there is a sign of printing. After the computation step is completed, at the last iteration, the increment transfer step is performed, after which the comparison element 24 generates a code equality signal and, since the output of the comparison element 23 also has an equality code, the AND 27 element is closed and does not pass the signal to start the distributor 41, but at the same time, the AND 25 element is open and the signal from the output of the node 24 passes through the AND 25 element and, having delayed for one clock cycle on the delay element 32, passes through the OR element 33 and sets the trigger 34 of the node 21 to the zero state, the counterteratsi 20 and, after passing through OR 29 and third output 52 of block 1 establishes a null state address counter

На этом процесс вычислени первой точки решени заканчиваетс и после окончани печати всей выводимой информации данной точки решени подачей сигнала Пуск с второго выхода пульта 19 управлени устанавлибаютс в единичное состо ниеThis concludes the process of calculating the first decision point and after all the output information of this decision point has been printed, the start signal from the second output of the control panel 19 is set to one.

триггера 31 и 34 узла 21 и начинают с вычислени второй точки решени .trigger 31 and 34 of node 21 and start by calculating the second decision point.

После получени необходимого количества точек решени процесс решени задачи заканчиваетс .After obtaining the required number of solution points, the process of solving the problem ends.

Таким образом, предлагаема интегро-вычислительна структура с одноразр дными приращени ми позвол ет устранить трудно поддающийс миниатюризации блок коммутации за счет изменени принципа передачи приращений и введени коммутационного оборудовани в решающие модули, в результате чего обеспечиваетс возможность миниатюризации структуры, так как реализаци решающих модулей с введенным в них коммутационным оборудованием , а также остальных блоков структуры в виде больших интегральны схем не представл ет затруднений.Thus, the proposed integrated-computational structure with one-bit increments makes it possible to eliminate the switching unit that is difficult to miniaturize by changing the principle of transferring increments and introducing switching equipment into crucial modules, resulting in the miniaturization of the structure, as the implementation of crucial modules with in them, switching equipment, as well as other structural units in the form of large integrated circuits, presents no difficulties.

В то же врем реализаци блоков известной интегро-вычислительной структуры в виде больших интегральных схем не представл етс возможной из-за наличи блока коммутации, имеющего очень большое количество внешних выводов и требующего больших затрат оборудовани , а расчленение блока коммутации на отдельные узлы с целью реализации их в виде отдельных больших инте,гральных схем малоэффективно , так как, во-первых, число этих интегральных схем дл известной структуры оказываетс значительным , а во-вторых, число внешних выводов еще более возрастает. Кроме того, устранение блока коммутации повышает надежность предложенной интегро-вычислительной структуры так как значительно сокращаетс число внешних выводов и уменьшились затраты оборудовани . При всем этом предлагаема структуре, сохран ет универсальность коммутации, которую известна интегро-вычйслительиа структура обеспечивает посредством блока коммутации, так как любой вход любого решающего модул предлагаемой структуры можно соединить с выходом любого решающего модул , задав соответствующующий адрес в регистр адреса входных приращений выбранного решающего модул .At the same time, the implementation of blocks of well-known integro-computing structure in the form of large integrated circuits is not possible due to the presence of a switching unit, which has a very large number of external leads and expensive equipment, and the partitioning of the switching unit into separate nodes in order to implement them in the form of separate large inte grating circuits is ineffective, since, first, the number of these integrated circuits for a known structure is significant, and second, the number of external outputs is even more zrastaet. In addition, the elimination of the switching unit increases the reliability of the proposed integration-computing structure, since the number of external leads is significantly reduced and the equipment costs are reduced. At the same time, the proposed structure preserves the universality of switching, which the integrator-known structure provides by means of a switching unit, since any input of any decision module of the proposed structure can be connected to the output of any decision module by setting the corresponding address in the address register of the input increments of the selected decision module .

Claims

1. USSR author's certificate No. 488205, cl. G About F 7/00, 1975.

2. USSR author's certificate No. 532112, cl. G About J 1/02, 1976 (about (totype). Neck GZH1G771

S