SU855657A1 - Binary multiplier - Google Patents
Binary multiplier Download PDFInfo
- Publication number
- SU855657A1 SU855657A1 SU792790770A SU2790770A SU855657A1 SU 855657 A1 SU855657 A1 SU 855657A1 SU 792790770 A SU792790770 A SU 792790770A SU 2790770 A SU2790770 A SU 2790770A SU 855657 A1 SU855657 A1 SU 855657A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- group
- multiplier
- elements
- input
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) двоичный УМНО/КИТЕЛЬ(54) binary INFINITE / KITEL
1one
Изобретение относитс к вычисли- тельной технике и автоматике и можетThe invention relates to computing and automation and may
быть применено в устройствах, выполн ющих математические операции, и в устройствах управлени , например устройствах числового nporpcJMмного управлени станками.to be applied in devices that perform mathematical operations and in control devices, for example, numerical control devices for machine tools.
Известно устройство, содержащее счетчик, дифференцирующие каскады , элементы селекции импульсных последовательностей, элемент ИЛИ и позвол ющее производить умножение частоты импульсной последовательности на число, пропорциональное множителю , записанному параллельным . кодом i .A device is known that contains a counter, differentiating cascades, elements of the selection of pulse sequences, an OR element and allowing the frequency of the pulse sequence to be multiplied by a number proportional to the multiplier written in parallel. code i.
Однако применение дифференцирующих каскадов неудобно при современной элементной базе, крометого, выходные импульсы умножител не синхронизированы импульсами исходной последовательности, что в р де случаев требует введени устройст- , ва синхронизации.However, the use of differentiating cascades is inconvenient with modern element base, except that the output pulses of the multiplier are not synchronized by the pulses of the original sequence, which in some cases requires the introduction of a synchronization device.
Наиболее близким по технической сущности и достигаемому результату вл етс устройство, содержсццее источник исходной импульсной последовательности , двоичный счетчик, элементы И, элемент ИЛИ, мультивибратор , элементы задержки, триггер обратной св зи, причем источник исходной импульсной последовательности подключен ко входу мультивиВратора , счетному входу счетчика и входу синхррнизации триггера обратной св зи, пр мые выходы разр дов счетчика подключены к первым входам элементов И, кодова шина множител - ко вторым входам элементов И, выход мультивибратора к цепи элементов задержки, выходы . которых подключены к третьим входам элементов И, выход триггера обратной св зи - к четвертым входам элементов И, а инверсные, выходы счетчика подключены к последующим входам элементов И всех последующих разр дов 2 .The closest in technical essence and the achieved result is the device, containing the source of the original pulse sequence, binary counter, AND elements, OR element, multivibrator, delay elements, feedback trigger, the source of the original pulse sequence being connected to the input of the multiviral, counting input of the counter and to the synchronization input of the feedback trigger, the direct outputs of the counter bits are connected to the first inputs of the elements I, the code bus of the multiplier to the second inputs of the elements And comrade, the multivibrator output circuit to delay elements, the outputs. which are connected to the third inputs of the And elements, the output of the feedback trigger is connected to the fourth inputs of the And elements, and inverse, the counter outputs are connected to the subsequent inputs of the And elements of all subsequent bits 2.
Однако данное устрюйство вл етс сложным, имеет нерегул рную по разр дам структуру и, кроме того, содержит элементы з&держки, что затрудн ет его вьтолнение при современной элементной базе.However, this device is complex, has an irregularly sized structure and, moreover, contains elements of support, which makes it difficult to implement with modern element base.
Цель изобретени - упрощение устройства и повышение регул рности его структуры.The purpose of the invention is to simplify the device and increase the regularity of its structure.
Поставленна цель достигаетс тем, что в двоичный умножитель, содержа30 ВДИй п счетных триггеров (п - разр дность умножител )/первую группу элементов И, при этом первые входы i-x элементов И первой группы (, , . . ,п) соединены с входг ми соответственно (n-i+1)-x разр дов кода множител , вторые входы - с нулевыми выходами i-X счетных триггеров, а выходы - с соответствующими входами элементов ИЛИ, выход которого вл етс выходом устройства, счетные входы счетных триггеров соединены с входом пр мой импульсной последовательности умножител , введена втора группа элементов И, причем первые входы i-x элементов И второй группы соединены с единичными выходами соответствующих счетных триггеров, выход каждого j-ro элемента И второй группы (j 1,...,п-1) соединен со BTopHfJi входом (j + 1)-ro элемента И второй группы, входом управлени (j+1)-ro счетного триггера и третьим входом (J + O-ro элемента И первой группы, четвертые входы (j+1)-x и третий вход первого элементов И первой группы соединены со входом инверсной импульсной последовательности умножител .The goal is achieved by the fact that in a binary multiplier, containing 30 VDI n countable triggers (n is the multiplier width) / first group of elements AND, the first inputs of ix elements AND of the first group (,,., P) are connected to the inputs, respectively (n-i + 1) -x bits of the multiplier code, the second inputs are with zero outputs iX of counting triggers, and the outputs are with corresponding inputs of OR elements, the output of which is the device output, the counting inputs of counting triggers are connected to the direct pulse input multiplier sequences introduced wto and the group of elements is And, with the first inputs ix of elements And of the second group connected to the unit outputs of the corresponding counting triggers, the output of each j-ro element And the second group (j 1, ..., p-1) is connected to the BTopHfJi input (j + 1 ) -ro element AND of the second group, control input (j + 1) -ro of the counting trigger and the third input (J + O-ro element AND of the first group, fourth inputs (j + 1) -x and the third input of the first AND element of the first group connected to the input of the inverse pulse sequence of the multiplier.
На фиг.1 приведена схема трехраэр дного двоичного умножител ; на фиг.2 - временные диаграммы работы устройства при коде множител 101.Figure 1 shows a diagram of a three-bit single binary multiplier; figure 2 - timing charts of the device when the multiplier code 101.
Устройство содержит счетные триггеры (ТУ-триггеры) 1/1,...1/3, элементы И 2/1... 2/3 первой группы, входы 3/1 ... 3/3 разр дов кода множител , элемент ИЛИ 4, вход 5 пр мой импульсной последовательности множимого , элементы И 6/1 ... 6/3 второй группы, вход 7 инверсной импульсной последовательности. Пр ма и инверсна импульсные последовательности образуютс источником 8 импульсной последовательности (генератором ) .The device contains counting triggers (TU-triggers) 1/1, ... 1/3, elements AND 2/1 ... 2/3 of the first group, inputs 3/1 ... 3/3 of the code of the multiplier, element OR 4, input 5 of the direct pulse sequence of the multiplicand, elements AND 6/1 ... 6/3 of the second group, input 7 of the inverse pulse sequence. The direct and inverse pulse sequences are formed by the source 8 of the pulse sequence (generator).
Устройство работает следующим Образом.The device works as follows.
При поступлении сигналов с входа 5 пр мой импульсной последовательности на счетные входы триггеров работает синхронный двоичный счетчик , образованный триггерарли 1/1 ... 1/3 и элементами 6/1 ... 6/3 И. Переключение триггеров счетчика независимо от номера разр да происходит одновременно по переднему фронту тактового импульса. В состо ние 1 всегда переключаетс не более одного триггера, так как на разрешающие входы последующих триггеров поступают сигналы логического О. В соответствии с этим поступление сигнсшов 1 одновременно на второй и третий входы элементов И второй группы возможно тблько дл одного из элементов 2/1 ... 2/3, а именно дл того элемента, второй вход которого соединен с инверсным выходом триггера , наход щегос в состо нии О а третий вход - с разрешающим входом того же триггера, на который в этот момент поступает сигнал 1.. Поэтому импульсы, выдаваемые с элементов 2/1 ... 2/3 И при поступлении 5 на их входы сигналов входа 7 импульсной последовательности не совпадают во времени. На первые входы 3/1 ... 3/3 элементов И 2/1 ... 2/3 поступает код множител , разрешающийUpon receipt of signals from the input 5 of the direct pulse sequence to the counting inputs of the triggers, a synchronous binary counter is used, formed by the 1/1 ... 1/3 trigger and 6/1 ... 6/3 I elements. Switching the trigger triggers regardless of the bit number yes it occurs simultaneously on the leading edge of the clock pulse. No more than one trigger is always switched to state 1, since the logical inputs of the subsequent triggers are sent to the enable inputs. Accordingly, the arrival of the signal lines 1 simultaneously to the second and third inputs of elements AND of the second group is possible only for one of the elements 2/1. .. 2/3, namely for that element, the second input of which is connected to the inverse output of the trigger, which is in the O state, and the third input - to the permissive input of the same trigger, to which the signal 1 arrives at this moment. Therefore, the pulses give out e with the elements 2/1 2/3 ... And entering 5 at their inputs signals 7 input pulse sequence do not coincide in time. The first inputs 3/1 ... 3/3 of the elements And 2/1 ... 2/3 receives the multiplier code allowing
o работу тех из них, где в соответствующих разр дах кода имеетс 1. Средн частота f суммарной импульсной последовательности, формируемой на выходе элемента ИЛИ 4, вo operation of those of them, where in the corresponding code bits there is 1. The average frequency f of the total pulse sequence formed at the output of the element OR 4, in
5 общем случае дл п-разр дного двоичного умножител равна5 in the general case for an n-bit binary multiplier is
N,N,
2и2i
где fg- частота сигналов импульснойwhere fg is the frequency of the pulsed signals
последовательности; N - значение кода множител . Работа устройства по сн етс временными диаграмгу5ами (фиг. 2), где 9 - временна диаграмма импульснойsequences; N is the multiplier code value. The operation of the device is explained by time diagrams 5 (Fig. 2), where 9 is the time diagram of the pulse
последовательности множимого на входе 5 умножител , 10-временна диаграмма импульсной последовательности на входе 7 умножител , 11 временна диаграмма пр мого выходаmultiplicative sequence at the input 5 of the multiplier, 10-time diagram of the pulse sequence at the input 7 of the multiplier, 11 timing diagram of the direct output
триггера 1/1J 12 - временна диаграмма выхода элемента и 6/1; 13 - временна диаграмма выхода элемента И 2/1; 14 - временна диаграмма выхода триггера 1/2 15 временна диаграмма выхода элемента И 6/2, 16 - временна диаграмма выхода элемента. И 2/2; 17 - временна диагра1П1а пр мого выхода триггера 1/3, 18 - временна диаграглма выхода элемента И 6/3; 19 - временна диаграмма выхода элемента И 2/3; 20 - временна диаграмма выхода элемента ИЛИ 4.trigger 1 / 1J 12 - timing of the output element and 6/1; 13 is a time chart of the output element And 2/1; 14 is a timing diagram of the output of the trigger 1/2 15 a timing diagram of the output of the element And 6/2, 16 is a time diagram of the output of the element. And 2/2; 17 - time diagram of the straight output of the trigger 1/3, 18 - time diagram of the output of the And 6/3 element; 19 - the time diagram of the output element And 2/3; 20 is a temporal diagram of the output element OR 4.
Преимуществами предлагаемого двоичного множител перед известными вл ютс упрощение схемы и уменьшение количества компонентов засчет использовани одних и тех же элементов дл формировани сигналов переноса в сийхронном двоичном счетчике и формировани разр дных импульсов; регул рность структуры двоичного умножител , что облегчает его аппаратурную реализацию.The advantages of the proposed binary multiplier over the known ones are the simplification of the circuit and the reduction in the number of components by using the same elements for generating transfer signals in a synchronous binary counter and generating bit pulses; regularity of the binary multiplier structure, which facilitates its hardware implementation.
Форглула изобретени Forglula Invention
Двоичный умножитель, содержащий п счетных триггеров (п - разр дность умножител ), первую группу элементов И, при этом первые входы i X элементов И первой группы (i « 1 , . . . п ) соединены с входами соответственно (n-i+l)-x разр дов кода множител , вторые входы с нулевыми выходами i-х счетных триггеров, а выходы - с соответствущими входами элемента ИЛИ выход которого вл етс выходом устройства, счетные входы счетных триггеров соединены с входом пр мой импульсной последовательности умножител , отличающийс тем, что, с целью упрощени и повышени регул рности структуры двоичного умножител , в него введена втора группа элементов И, причем первые входы i-X элементов И второй группы соединены с единичными выходами соответствующих счетных триггеров, выход каждого j-ro элемента И вторйй группы (,..., п-1) соединенA binary multiplier containing n counting triggers (n is the multiplier of the multiplier), the first group of elements AND, the first inputs i X of the elements AND the first group (i "1, .... N) are connected to the inputs respectively (n-i + l ) - x bits of the multiplier code, the second inputs with zero outputs of the i-th counting flip-flops, and the outputs with the corresponding inputs of the OR element whose output is the output of the device, the counting inputs of the counting flip-flops are connected to the input of the direct pulse sequence of the multiplier, differing from that in order to simplify and enhance the regularity of the binary multiplier structure, the second group of elements AND is entered into it, the first inputs of the i-X elements of the second group are connected to the unit outputs of the corresponding counting triggers, the output of each j-ro element of the second group (, ..., p-1) is connected
со вторым входом (i+)-ro элемента И второй группы, входом упраьле 1ин (j+1)-ro счетного триггера и третьим входом(j+l)-го элемента И первоп группы четвертые входы (j+1)-x и третий вход первого элементов И первой группы соединены со входом инверсной импульсной последовательности умножител .with the second input (i +) - ro of the element AND of the second group, the input of the 1in (j + 1) -ro counting trigger and the third input of the (j + l) -th element And the first of the group the fourth inputs (j + 1) -x and the third the input of the first elements And the first group is connected to the input of the inverse pulse sequence of the multiplier.
Источники информации, прин тые во внимание при экспертизеSources of information taken into account in the examination
1.Авторское свидетельство СССР 308523, кл. G Об F 7/52, 1969.1. Author's certificate of the USSR 308523, cl. G About F 7/52, 1969.
2.Патент США № 3414720,2. US patent number 3414720,
кл. 235-164, опублик. 1964 (прото-тип ).cl. 235-164, published. 1964 (proto-type).
jTJiJijanjTJTj janjTjnjTjTJiJijanjTJTj janjTjnjT
19 oAjlJlJTJlJlJlJTJT-riJTJ JlJ19 oAjlJlJTJlJlJlJTJT-riJTJ JlJ
1515
//
16sixteen
II
1717
//
WW
/ n/ n
nn
Claims (2)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792790770A SU855657A1 (en) | 1979-07-03 | 1979-07-03 | Binary multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792790770A SU855657A1 (en) | 1979-07-03 | 1979-07-03 | Binary multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
SU855657A1 true SU855657A1 (en) | 1981-08-15 |
Family
ID=20838252
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792790770A SU855657A1 (en) | 1979-07-03 | 1979-07-03 | Binary multiplier |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU855657A1 (en) |
-
1979
- 1979-07-03 SU SU792790770A patent/SU855657A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS592054B2 (en) | Method and apparatus for fast binary multiplication | |
US3651481A (en) | Readout system for visually displaying stored data | |
SU855657A1 (en) | Binary multiplier | |
US3662160A (en) | Arbitrary function generator | |
US3990071A (en) | Data transmission system using frequency permutation codes | |
US4570056A (en) | Automatically adaptable radix conversion system for use with variable length input numbers | |
US4016560A (en) | Fractional binary to decimal converter | |
SU1332365A1 (en) | Indicating device | |
SU607226A1 (en) | Median determining arrangement | |
SU849468A1 (en) | Scaling device | |
SU1718215A1 (en) | Device to perform vector-scalar operations over real numbers | |
RU2022330C1 (en) | Device for shaping systems of orthogonal digital signals | |
SU1711325A1 (en) | Shaper of pulses | |
SU1509957A1 (en) | Device for selecting indicators of object images | |
SU1575174A1 (en) | Device for multiplying two n-digit numbers | |
SU675423A1 (en) | Digital multiplier | |
SU731436A1 (en) | Binary-decimal arithmetic device | |
SU857982A1 (en) | Square rooting device | |
SU667966A1 (en) | Number comparing device | |
SU1674111A1 (en) | Processor module | |
SU991418A2 (en) | Device for multiplication of two n-bit numbers | |
SU1137471A1 (en) | Device for determination of number of ones in data sequence | |
SU1517026A1 (en) | Dividing device | |
SU1501019A2 (en) | Walsh function generator | |
SU1275762A1 (en) | Pulse repetition frequency divider |