SU797064A1 - След щий аналого-цифровой преобразо-ВАТЕль - Google Patents

Description

(54) СЛЕДЯЩИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относитс  к вычислительной и измерительной технике и может быть использовано в автоматизированныхсистемах управлени  техно логическими процессами и системах автоматизации научных исследований. Известен след51щий аналого-цифровой преобразователь (САЦП), содержащий блок сравнени , генератор тактовых импульсов, реверсивный счетчик , цифроаналоговый преобразователь и, кроме того, по две линии задержки и по два элемента И на кажда й разр д реверсивного счетчика, кот счА«е позвол ют форсировать из данвии  младших разр дов п;ри увелнченин сигнала рассогласовани  на входе .блока сравнени  и тем самьвл поклсит ъ быстр действие преобразовател  II. Недостатками прототипа  вп « тс } больша  погрешность преобразовани , особенно в такте, следующем за тактом , в котором произоито перерегулирование ,- т. е. смена ответов сравнени , обусловленна  теМ, что no ле перерегулировани  подбор оптикюль ного шага уравновешивани  осуществл етс  с минимального его значени  низка  достоверность выдаваеюлх кодов: так как.сравнение с границами отрезка здесь разделено во времени, то при преобразовании измен ющихс  сигналов преобразователь может указывать один отрезок,а сигнал, выйд ,за fero границы, будет в другом отреЗке. Цель изобретени  - уменьшение погрешности преобразовани  и повьшение достоверности вьщаваемых кодов. Поставленна  цель достигаетс  тем, что в след щий аналого-цифровой преобразователь,, содержащий генератор тактовых импульсов, первый блок сравнени , первый аналоговый вход которого соединен с шиной входного сигнала, а второй аналоговый вход соединен с выходом первого цифроаналогового преобразовател , аналоговый вход которого соединен с выходом источника эталонного напр жени , цифровые входы первого Цифроаналоговоро преобразовател  соединены с выходами триггеров реверсивного счетчика, введены второй и третий блоки сравнени , второй цнфрбаналоговый преобразователь делитель напр жени  на два, аналоговый ключ, счетчик, триггер дополнительного старшего разр да счетчиков, триггер, четыре логических блока, четыре группы злементов И, две линии задержки, причем первые аналоговые входы второго и третьего блока сравнени  соединены с шиной входного сиг нала, а выходы всех трех блоков срав нени  соединены соответственно с первым, вторым и третьим входами пер вого логического блока, управл кицие входы всех трех блоков сравнени  с jinixonoM генератора тактовых импуль сов, второй аналогош:1й вход второго блока сравнени  соединен с первшл входом делител  напр жени  на два и с выходами аналогового ключа, пе|жый аналоговый взсод которого соединен с выходом источника эталонного напр же ни  и с аналоговш4 BxofliOM втсфого цифроаналогового преобразовател , вт рой аналоговый вход соединен с выходом второго Ш1фроаиалогового преобразовател , аналоговый вход первого блока еравиени  соединен со вторым входом делител  напр жени  на два, второй аналоговый вход третьего блока сравнени  соединен с выходом делител  напр жени  на два, первый, второй, третий, четвертый {зосод первого логического блока соединены соответственно с первым, вторьМ| третьим и четвертым входами вто рого и третьего логических блоков, п тые входы второго и третьего логических блоков соединены с -выходом |р1ОСледнего разр да распределител  им пульсов, шестой вход второго логичес кого блока соединен с выходом первой линии задержки и со.входом второй линии задержки, выход КОТФРОЙ соединен с шестым входом третьего логического блока, вход первой линии задержки соединен с выходом генератора тактовых имйульс.ов, седьмой вход вто рого логического Ълока соединен с единичным выходом триггера, единичны и нулевой входы которого соединены соответственно с первым и вторым выходами четвертого логического блока, перва  группа входов которой соединена с выходами разр дньлх триггеров реверсивного счетчика и с первыми входами элементов И первой группы, втора  группа входом четвертого логического блока соединена с выходами разр дных триггеров счетчика, кроме дополнительного старшего разр да, с цифровыми входами второго цифроанало гового преобразовател  и с первыми входами элементов И второй группы, а третий вход соединен с выходом генератора тактовых импульсов, при этом единичный выход триггера дополнительного старшего разр да счетчика соединен с управл ввдим входом ана логового ключа, выходы элементов И первой группы соединены с установочными входами разр дных триггеров счетчика, кроме триггера дополнитель ного старшего разр да, а-выходы эле/лентов И второй группы соединены с установочными входами разр дных триг геров реверсивного счетчика, первый и второй выхода второго логического блока соединены соответственно со .входом сдвига вправо и со входом сдвига влево на один разр д распределител  нмйульсов, третий и четвертаай выход второго логического блока соединены со входами элементов И соответственно первой и второй групп, крсше того, третий выход Второ1« логического блока соединен с HyniSBt BXQfl Mtt триггера дополнительного CTiMpmet разр да счетчика, первый и второй выходы третьего логического блока соединены соответст- . венно со входами установки слОже§щ  и вьЕчитани  реверсивного счетчика, третий и четвертый выхолил третьего логическогб блока соединены со вторьвви входами элементов И соответственно третьей и четвертой групп, первые вхр0}л фторых соединены с выходами соответствующих разр дов распределител  импульсов, выхода эаем&нтов И третьей группы соединены со счетными входами триггеров соответствуювщх разр дов реверсивного счетчика , выходы элементов И четвертой.группы соединены со счетными входами триггеров соответствующих разр дов счетчика, кроме триггера дополнительного старшего разр да. На фиг. 1 представлена структур- на  электрическа  схема след щего аналого-цифрового преобразовател . Устройство содержит первый, второй и третий блоки сравнени  1, 2 и . 3, первый, второй третий и четвертый логические блоки 4-7, источник эталонного напр жени  8, первый и второй цифроаналоговые преобразователи 9 и 10, генератор тактовых импульсов 11, делитель на два 12, распределитель импульсов 13, перва  и втора -ЛИНИИ задержки 14 и 15, триггер 16, аналоговый клич 17,реверсивный счетчик 18, Ьерва , втора , треть  и четверта  группа элементов И 19 - 22, дополнительный стасйшй разр д счетчика 23, разр дные триггеры 24 счетчика 25, шина входного сигнала 26. Одна.из возможных реализаций четвертого логического блока 7 (фиг.1 ) представлена на фиг. 2., Этот логический блок предназначен дл  определени  половины отрезка и содержит четыре группы элементов И 27 - 30 и два элементы ИЛИ 31 и 32, причем первые входы элементов II 21 и 26 соединены соответственно с нулевыми и единичньа и выходами триггеров соответствующих разр дов счетчика 25 (фиг. 1) через вторую группу входов , а первые . Входы элементов И 29 и 30 соединены соответственно с нулевыми и единичными выходами триггеров соответствующих разр дов реверсивного счетчика 18 (фиг.1)через первую группу входов. Вторые входы элементов К 21 к 28, подсоединенных к младшему разр ду 25, соединены с третьим входсм логического блока, а вторые входы остальных элементов И .27 и 28 соединены с выходами соответствующих элементов И 29 вторые .входы элементов И 29 и 30 соединены с выходами соответствушцих элементов И 27, выходы элементов И 28 соединены с соответствующими входами элемента ИЛИ 31, выход которого соединен со вторым выходом логического бЯока, выходаз элементов И 30 соединены с соответствуювшми входами элемента ИЛИ 32, выход которого соединен с первым выходом логического блока. Четвертый логический блок 7 определ ет , в каком из счетчиков 18 и 25 соответствующих нижней и верхней границе отрезка, находитс  сама  пра ва  единица, и если она находитс  в счетчике 25, то на втором выходе по вл етс  сигнал,- означающий, что данный отрезок  вл етс  нижней половиной предьадущего (большего)отрезка. Если же сама  права  единица находит с  в реверсивном счетчике 18, то на первом выходе четвёртого логического блока 7 по вл етс  сигнал, означающий , что данный отрезок  вл етс  вер ней половиной предыдущего большего) отрезка. Введем следующие обозначени  сигнсшов: . Si - выход i-го блока сравнени , равный единице, если ,(Ь - сигналы соответственйо на первом, втором, третьем и четвертом выходах первого ло гического блока 4 (фит.1)} oL 1, если входной сигнал находитс  вьлае верхней гранаты отрезка; ( 1, если входной сигнал находитс  в верхней половине отрезка сГ 1 f если входной сигнал находитс  в нижней половине отрезка А 1 если входной сигнал находитс  ниже нижней грайИЩй Ьтрезка ( V - сигнал на выходе п&р&Ш ий НИИ задер шн 14 (фиг Л) г ft - сигнал на выходе (Ой линии задержки W - сигнал с триггера 16,1, если данный отрезок  вл етс  верхней половийснй np€iE3WiytE fo (большеrojотрвэкаf VI - сигнал, поступающий на пш%1е входа второго и третьего /югических блоков 5 и 6f причем И 1, если млада1Ий разр д распре делител  импульсов 13 с  в нулевом состо нии f .- сигнал на ч -ом выходе второГО логического блока 5; f.j - сигнал на i-oM выходе третьего логического блока 6. Тогда выражени  дл  выходных сигалов логических блоков 4,5 и 6 имеют ид: --«.а-Т--52.5з;сГ--5 5,;р,-.3,; f2г%,((/), «a,,-%()i ,, 31-У ia,a-p); (TfiVfi); ЧШ. сущность изобретени  заключаетс  в том, что дл  поиска сигнала используетс  отрезок, т. е. область между двум  образцовыми уровн ми, а не один уровень,-как в болыиинстве существующих след щих преобразователей. В зависимости от з{Качени  входного сигнала величина этого отрезка, смещающегос  в пространстве, может уменьшатьс  и увеличиватьс  вдвое относительно своего прежнего значе- . ни , что позвол ет следить за измен ющимс  сигналом. Кроме того, дл  использовани  преимуществ поразр дного метода удвоение отрезка происходит с учетом ТОХЧ5, какой половиной (верхней или нижнейJпредыдущего (большего) отрезка  вл етс  тё.кущий отрезок. На фиг. 3 приведен пример предлагаемого алгоритма преобразовани  измен ющихс  сигналов, использующего отрезки образцовой шкгшы. На фиг. 3 отрезки обозначены своими границами,например,отрезок 8,12 имеет нижнюю границу, равную 8, и верхнюю границу, равную 12. Алгоритм преобразовани  сводитс  к следующему. Если входной сигнал выходит за текущий отрезок cBepxy(dL 1) и при этом текущий отрезок  вл етс  верхней половиной () (у|цего (большего) отрезка, то вой й отрезок получаетс  путем подъеме и удвоени  текущего отрезка. НШ1ример, если сигнал вышел сверху за отрезок (6,8) ,  вл етс  верхней половиной отрезкй(4,8), то новьЕК отрезок будет (S,12l Воли входной сегнал эьакодкт за текущий отрезок свер (j.) и при этом текущий отрезок е&л етс  нижней половиной (5v) предыоущегчэ отрезка, то йовый отрезок получаетс  путем подъёма текущего отрезка (без удвоени ) . Напримерf если сигнал вышел сверху за отрезок (4,6), который  вл етс  нижней половиной отрезка (4,8) то новый отрезок будет (6,4). ЕСЛИ входной сигнал выходит за текущий отрезок снизу (|Ъ) и при этом текущий отрезок  вл етс  нижней половиной (W) предьщущего отрезка, то новый.отрезок получаетс  путем спуска и удвоени  текущего отрезка. Например , если сигнал выпел снизу за отрезок (4,6), который  вл етс  нижней половиной отрезка(4,8), то новый отрезок будет (0,4). Если входной сигнал выходит за текущий отрезок снизу (р).и при этом текущий отрезок  вл етс  верхней половиной (W) предыдущего отрезка, то новый отрезок получаетс  путем спуска (без удвоени ) предьщущего отрезка. Например, если сигнал вышел снизу за отрезок (6,8), который  вл етс  верхней половиной отрезка (4,8), то новый отрезок будет(4,6). Если же сигнал находитс  внутри текущего отрезка, то новый отрезок получаетс  путем делени  текущего отрезка пополам с учетом половины, в которой находилс  сигнал. Например, если сигнал находитс  где-то в верхней половине (у) отрезка (4,8), то новый отрезок будет (6,8). Таким образом, очевидно, что дл  реализации предлагаемого алгоритма слежени  необходимо иметь два образцовых уровн , соответствующих границам отрезка, и еще один уровень, соответствующий середине отрезка, и такое же количество блоков сравнени  Использование поразр дного алгоритма , положенного в основу предлагаемого .алгоритма слежени , дает р д преимуществ. Во-первых, если предста вить границы уровней (фиг.З) в двойной системе счислени , то будет видно , что при слежении за. сигналом, измен ющимс  с большой скоростью(несколько квантов за такт), младшие разр ды границ о- резка равны нулю и не мен ютс ,- что можно учесть при выдаче кода и тем самым сократить число избыточных данных. Заметим чт текуща  величина отрезка несет инфор мацию о скорости изменени  сигнала. Во-вторых, ни одна граница ни одного из отрезков независимо от скорости входного сигнала не выходит за грани цы диапазона изменени  сигнала, что позвол ет не уменьшать этот диапазон Следует заметить, что в п-разр дном цифроаналоговом преобразователе формируютс  уровни от О до 2 -1. Как видно из фиг. 3, дл  работы предлага МО го САЦП нужен и у.ровень 2 , используе1ушй в качестве верхней гранищй , поэтому в счетчике 25 (фиг. 1) , используемом в. качестве регистра верхней границы, добавлен старший ра р д 23, которь1й при своем единичном, состо нии обеспечивает с помощью клю ча 7 подключение ко второму входу блока сравнени  2 непосредственно с выхода источника эталонного напр жени  8, мину  второй-цифроаналоговыШ преобразователь 10. Дл  реализации предлагаемого алгоритма необходимо установить правило , позвол ющее определить, какой же половиной предьвдущего (большего отрезка применено следующее правило, полученное на основе анализа двоичных кодов границ отрезка: еслиправа  единица в регистре нижней границы (25- фиг. 1) находитс  в более младшем разр де, чем права  единица в регистре нижней границы (18 - фиг.1) то 1 нижн   половина;, если на- . оборот, то (верхн   половина). Это правило и реализуетс  четвёртым логическим блоком 7 (фиг.2). Счетчик 25 работает в режиме сложени . Выходной код можно снимать с реверсивного счетчика 18 (фиг.1), на котором зафиксирована величина нижней границы, отрезка, содержащего сигнал, а информацию о величине текущего отрезка, о погрешности пре-1 образовани  и о скорости изменени  входного сигнаша, можно получить с распределител  импульсов 13. Как видно из фиг. 3, в максимальный отрезок (0,16) , охватывающий весь диапазон изменени  сигнала, преобразователь не возвращаетс , поэтому начинать преобразование можно с одного из отрезков(О,8) или (8,16), при этом можно удалить старший разр д-распределител  иишульсов и соединенные с ним элементы И 21. и 22. Если-входной сигнал находитс  внутри минимального отрезка, то никаких действий в преобразователе не производитс . Устройство работает следующим образом . Предположим, что сигнал начальной установки (на фиг.1 не показан) устанавливает в распределителе импульсов 13 код 10...О, в реверсивном счетчике 18 код 0...0 и в счетчике 25 код 10...О, при этом на выходах первого 9 и второго 10 цифроаналоговых преобразователей устанавливаютс  образцовые уровни, соответствунхцие границам отрезка, а на выходе делител  на два 12 .формируетс  уровень, соответствунадий середине отрезка. С приходом тактового импульса от генератора тактовых импульсов 11 на управл ющие выходы блоков сравнени  1,2 и 3 происходит сравнение входного сигнгша с образцовьвии уровн ми, сигналы с блоков сравнени  1 - 3 расшифровываютс  первым логическим блоком 4, этот же тактовый сигнал с помседью четвертого логического блока 7 определ ет, какой половиной  вл етс  текущий отрезок, и устанавливает соответствующий признак W на триггере 16. С выхода первой линии задержки 14 тактовый сигнал поступает на второй логический блок 5, который производит следующие действи : во-первьох, если с первого логического блока 4 приходит сигнал if или У,т. е. входной сигнал находитс  внутри отрезка, и при этом отрезок не  вл етс  минимальным т. е. младший разр д распределител  импульсов находитс  в состо нии О, то производитс  сдвиг вправо f 1() на один разр д единицы в распределителе импульсов, тем самым подготавливаетс  уменьшение величины отрезка в два раза; во-вторых, если с первого логического блока 4 приходит сигнал

р) , т. е. входной сигнал находитс  ниже нижней границы, и при этс текущий отрезок  вл етс  нижней половиной предыдущего (w) или же если с первого логического блока 4 приходит сигнал d. f т. е. входной сигнал находитс  выше верхней границы, и при этом текущий отрезок  вл етс  верхней половиной предыдущего, то производитс  сдвиг влево (51) один разр д единицы в распределителе импульсов 13, тем самым подготавлива етс  удвоение величины отрезкаj в третьих, если приходит сигнал или S или и при этом отрезок .не  вл етс  минимальным,то по вл етс  сигнал f. на третьем выходе второго логического блока 5), осуществл ющий перепись информации с реверсивного счетчика 18 в счетчик 25, и при этом обнул етс  дополнительный старший разр д 23 счетчика 25, тем самым начинаетс  смещение отрезкаj в-четвертых , с приходом сигнала d. вырабатываетс  сигнал о,д осуществл ющий перепись содержимого счетчика 25 в реверсивный счетчик 18, т. е. начинаетс  подъем текущего отрезка. При по влении на выходе первого логического блока 4 сигналов -у или f с помощью сигналов или f,. (пост пающих с первого или второго выхода третьего логического блока 6) производитс  соответственно установка либо режима сложени , либо режима вычитани  в реверсивном счетчике 18. С выхода второй линии задержки 15 тактовый сигнал поступаетка- третий логический блок б и, во-первых, если имеютс  сигналы - и и или |Ь, то вьфабатываетс  сигнал f , который добавл ет единицу в разр д реверсивного счетчика 18, номер которого определ етс  распределителем импульсов 13, тем самым завершаетс  формирование нижней границы нового отрезка; во-вторых, если имекнгсй сигналы f и Щ или c., то вырс батываетс  сигнал 4 который прибавл ет единицу в разр д счетчика 25, номер которого определ етс  распределителем импульсов 13.

Процесс преобразовани  всех след щих аналого-цифровых преобразователей , использующих один образцовый уровень, можно представить hi-кратной марковской цепью,т.е. цепью,учитывающей m предыдущих ( времени) значений сигнала (ответов блоков сравнени ). Процесс преобразовани  предлагаемого след щего аналогоцифрового преобразовател  представл етс  m -мерной (уи -3), цепью Маркова , т. е. цепью-, использующей три сравнени  ( в .пространстве), но в один момент времени.

Моделирование предлагаемого дес тиo разр дного след щего аналого-цифрового преобразовател , проведенное при воздействии различных сигналов, показало , что погрешность его, в зависимости от сигнала, на 40-70% меньше

5 диапазон возможных изменений сигнал .а на 15-30% шире, а веро тность правильного ответа на 40-50% выше, чем у прототипа.

0

Claims (1)

1. Преобразование информации в аналого-цифровых вычислительных устройствах и системах .:под ред. Г, М. Петрова.М., Машиностроение , 1973,. с. 207.

fi /)Н

ЖР

/7

/

.

.f

ч-

-i-

.В

.

4т

k%

ч

%

1

3

J

..

I--J 1

г.2