(54) УСТРОЙСТВО ДЛЯ УПРАВЛЯЕМОЙ ЗАДЕРЖКИ СИГНАЛОВ Изобретение относитс к автоматике и.вычислительной технике. Известны устройства дл управ- л емой задержки сигналов, содержйицие датчики кода и устройство задержки 1. Уртройства имеют недостаточную точность. Известно устройство дл управл емой задержки импульсов, содержащее программный блок, соединенный с празр дным триггерным регистром, элемент И и линию задержки на LC звень дх. 2. Недостатки известного устройства заключаютс в том, что в нем погрешность временной задержки с уменьшени ем числа звеньев возрастает и данное устройство малоуниверссшьно минималь ное и максимальное врем задержки ве личины посто нные , а его расчет и и готовление сравнительно трудны. Цель изобретени - уменьшение погрешности временной задержки и расши рение функциональных возможностей устройства. Поставленна цель достигаетс тем что в устройство дл управл емой задержки сигналов, содержащее програм .мный блок, соединенный с п- разр дным триггерньм регистром и элементы И, введены триггер управлени , задаю- щий генератор, вентиль, делитель, счетчик и элемент совпадени , причем один из входов триггера управлени подключен к входной клемме устройства , выход триггер а управлени соединен с одним из входов вентил , другой вход которого соединен с выходом задающего генератора, выход вентил соединен с входом делител , выход которого соединен с входом п-разр дного триггерного счетчика, выходы которого подсоединены к одному из входов каждого элемента И, к другому входу каждого из которых подсоединены соответственно выходы п-разр дного триггерного регистра, выходы элементов И соединены с входами элемента совпгщени , выход которого соединен с вторым входом триггера управлени , К-входами триггеров счетчика и выходной клеммой устройства. На чертеже приведена функциональна схема устройства. Устройство содержит программный блок 1, п-разр дный триггерныП регистр 2, линию 3 задержки, состо щую из триггера 4 управлени , вентиль 5, делитель 6, счетчик 7, элементы 8 И элемент 9 совпадени и задающий генератор 10.(54) DEVICE FOR CONTROLLED DELAYS OF SIGNALS The invention relates to automation and computational techniques. Devices for controllable signal delay are known, the code sensors and the delay device 1 are contained. The devices have insufficient accuracy. A device for controlled delay of pulses is known, which contains a program block connected to a discharge trigger register, an And element and a delay line on the LC link dx. 2. The disadvantages of the known device are that in it the error of the time delay with a decrease in the number of links increases and this device has a low uni-minimum minimum and maximum delay time values of constant, and its calculation and preparation is relatively difficult. The purpose of the invention is to reduce the time delay error and expand the functionality of the device. This goal is achieved by the fact that a control trigger, a master oscillator, a gate, a divider, a counter and a coincidence element are introduced into a device for controlling the delay of signals, containing a program-unit block connected to a n-bit trigger register and elements one of the control trigger inputs is connected to the input terminal of the device, the control trigger output is connected to one of the valve inputs, the other input of which is connected to the output of the master oscillator, the output of the valve is connected to the input of the divider, the output of which connected to the input of the p-bit trigger counter, the outputs of which are connected to one of the inputs of each element And, to the other input of each of which are connected respectively the outputs of the n-bit trigger register, the outputs of the elements And are connected to the inputs of the combination element, the output of which is connected to the second control trigger input, the K-inputs of the meter triggers, and the output terminal of the device. The drawing shows a functional diagram of the device. The device contains a software unit 1, a p-bit trigger register 2, a delay line 3 consisting of control trigger 4, valve 5, divider 6, counter 7, elements 8, and element 9 of coincidence and master oscillator 10.
Код, соответствующий опре делённому времени задержки, подаетс из nporpaNiMHoro блока 1 на триггеры празр дного регистра 2 и устанавливает их в соответствующее состо ние. Входной дигнал устройства подаёмс на вход триггера 4 управлени и устанавливает его в единичное состо ние . Триггер 4 управлени вьадает высокий разрешающий потенциал на один из входов вентил 5, к другому входу которого подсоединен задак ций генератор 10. Частота задающего генератора 10 выбрана в К раз большей, чем минимальное необходимое врем задержки дл точного совпадени во времени момента прихода входного импульса и по влени частоты на выходе вентил 5. С выхода вентил 5 частота поступает на вход делител 6. С выхода делител 6 частота, поделенна на К, поступает на вход п-разр дного триггерного счетчика 7. Счетчик 7 начинает счет и при достижении в нем код равного коду, записанному в п-разр дном триггерном регистре, на выходе элемента 9 совпадени по в ;1 етс импульс , который устанавливает триггер 4 управлени в нулевое состо ние, обнул ет п-разр дный триггерный счетчик и вл етс также выходным сигналом устройства. Таким образом, погрешность временной задержки зависит только от числа к-кратности делител 6. А дискретность и максимальную величину задержки можно варьировать, измен частоту задающего генератора , что значительно расшир ет функциональные возможности устройства. Использование новых элёментбвтриггер .а управлени , вентил , задающего генератора, делител , счетчика и элемента совпадени выгодно отличает данное устройство дл управл емой задержки сигнала от известногоA code corresponding to a certain delay time is supplied from nporpaNiMHoro of block 1 to the triggers of the right register 2 and sets them to the appropriate state. The input signal of the device is fed to the input of the trigger 4 of the control and sets it to one. Trigger control 4 sets a high resolution potential on one of the inputs of the valve 5, to which the generator 10 is connected to the other input. The frequency of the master oscillator 10 is selected K times longer than the minimum required delay time for an exact coincidence in the time of arrival of the input pulse frequency at the output of the valve 5. From the output of the valve 5, the frequency is fed to the input of divider 6. From the output of divider 6, the frequency divided by K is fed to the input of n-bit trigger counter 7. Counter 7 starts counting and In it, a code equal to the code written in the n-bit trigger register, at the output of the element 9 coincidence in v; 1 pulse, which sets the control trigger 4 to the zero state, zeroes the n-bit trigger counter and is also output signal of the device. Thus, the time delay error depends only on the number of the multiplier of divider 6. And the discreteness and maximum delay can be varied by changing the frequency of the master oscillator, which greatly expands the functionality of the device. The use of new elements of the control, the valve, the master oscillator, the divider, the counter, and the coincidence element distinguishes this device for the controlled delay of the signal from the known
устройства, так как уменьшаетс погрешность временной задержки и по вл етс возможность измен ть минимальное и максимальное врем задержки, что расширит сферу применени устройства .devices, since the time delay error is reduced and it is possible to vary the minimum and maximum delay times, which will expand the scope of application of the device.