SU780207A1 - Ternary counting flip-flop - Google Patents

Ternary counting flip-flop Download PDF

Info

Publication number
SU780207A1
SU780207A1 SU782703309A SU2703309A SU780207A1 SU 780207 A1 SU780207 A1 SU 780207A1 SU 782703309 A SU782703309 A SU 782703309A SU 2703309 A SU2703309 A SU 2703309A SU 780207 A1 SU780207 A1 SU 780207A1
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
inputs
input
trigger
main
Prior art date
Application number
SU782703309A
Other languages
Russian (ru)
Inventor
Николай Григорьевич Коробков
Людмила Васильевна Коробкова
Анатолий Емельянович Лебеденко
Клайд Константинович Фурманов
Original Assignee
Харьковский авиационный институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Харьковский авиационный институт filed Critical Харьковский авиационный институт
Priority to SU782703309A priority Critical patent/SU780207A1/en
Application granted granted Critical
Publication of SU780207A1 publication Critical patent/SU780207A1/en

Links

Description

инвертирующий .выходы которого соедийёКа соответственно со вторыми входа ми элементов И основного и вспомогательного триггеров 2.which inverts the outputs of which are connected respectively with the second inputs of the AND elements of the main and auxiliary triggers 2.

Недостатком известного устройства  вл етс  его относительна  сложность и сравнительно невысокое быстродейtJfBHe . A disadvantage of the known device is its relative complexity and relatively low speed of JfBHe.

Целью изобретени   вл етс  упрощенке и повышение быстродействи  троичного счетного триггера.The aim of the invention is to simplify and improve the speed of the ternary counting trigger.

Дл  достижени  поставленной цели в трййчной счетном триггере, содержащем вхс5дную шину, элемент ИЛИ-НЕ/ИЛИ, основной и вспомогательны триггеры., каждый из которых построен на трех элементах ИЛИ-НЕ, в ка.ждом триггере выход первого элемента ИЛИ-НЕ соединен с первыми входами второго и третьего элементов ИЛИ-КЕ, выход последнего из которых соединен с первым входом первого и вторым входом второго элементов ИЛИ-НЕ, выход второго элемента ИЛИ-НЕ соединен со вторыми входами первого и третьего элемен-тов ИЛИ-НЕ,третий вход первого элемента ИЛИ-НЕ соединен с третьим входом третьего элемента ИЛИ-НЕ,четвертыйTo achieve this goal, in a triple counting trigger containing an internal bus, an element of OR-NOT / OR, a main and auxiliary trigger, each of which is built on three elements of OR-NOT, each output of the first element OR-NOT is connected to the first inputs of the second and third elements OR-KE, the output of the last of which is connected to the first input of the first and second inputs of the second element OR NOT, the output of the second element OR NOT connected to the second inputs of the first and third elements OR NOT, the third input the first element OR-N E is connected to the third input of the third element OR NOT, the fourth

вход которого соединен с третьим входом второго элемента ИЛИ-НЕ,, четвертый вход которого соединен с, четвертым входом первого элементаИЛИ-НЕ, входна  шина соединена со входом элемента ИЛИ-НЕ/ИЛИ, выходы -первых эле . ме.нтов ИЛИ-НЕ основного и вспомогаТёЖногЪ триггеров соединены соответственно с третьими входами второго элемента ИЛИ-НЕ вспомогательного иthe input of which is connected to the third input of the second element OR NOT; the fourth input of which is connected to the fourth input of the first element OR — NOT; the input bus is connected to the input of the element OR — NOT / OR, the outputs of the first element. ms. of OR-NOT main and auxiliary triggers are connected respectively to the third inputs of the second element OR-NOT auxiliary and

первого элемента ИЛИ-НЕ основного триггеров, выходы вторых элементов ИЛИ-НЕ основного и вспомогательного триггеров соединены соответственно с третьим входом первого элемента ИЛИ-the first element OR NOT main triggers, the outputs of the second element OR NOT main and auxiliary triggers are connected respectively to the third input of the first element OR-

НЕвспомогательного и с четверты.мNon-auxiliary and fourth

Входом первого элемента ИЛИ-НЕ основйЬтб т1зиггеров, выходы третьих элементов . ИЛИ-НЕ основного и вспомогательного триггеров соединены соответтвенноС четвертыми входами первогоThe input of the first element is OR-NOT based on the third element, the outputs of the third element. OR NOT main and auxiliary triggers are connected respectively with the fourth inputs of the first

злемёнта ИЛИ-НЕ вспомогательного и третьего элемента ИЛИ-НЕ основного ipHrrepCB, пр мой и инвертирующий выходы элемента ИЛИ-НЕ/ИЛИ соединеныelement or NOT auxiliary and third element OR NOT main ipHrrepCB, direct and inverting the outputs of the element OR NOT / OR connected

Соответственно с п тыми входами элементов ИЛИ-НЕ основного и вспомоатёЛь МО ГО триггеров. -Accordingly, with the fifth inputs of the elements of the OR NOT main and the help of my triggers. -

на Чертеже представлена схема троч нбгЬТ::чётного триггера. The drawing shows a diagram of a trig nbgbT :: even trigger.

На чертеже обозначено: 1,2,3 - элеенты ИЛИ-НЕ основного триггера; ,6 - элементы ИЛИ-НЕ вСТЮМОгатсльного триггера; 7 - элемент ИЛИ-НЕ/ИЛИ 8 - входна  шина. . In the drawing: 1,2,3 - elements of the OR-NOT main trigger; , 6 - elements OR NOT IN A VISITORIAL trigger; 7 - element OR NOT / OR 8 - input bus. .

Выход элемента ИЛИ-НЕ 1 соединен с первыми входами, элементов ИЛИ-НЕ 2,3,5 и 6, выход элемента ИЛИ-НЕ 2The output of the element OR NOT 1 is connected to the first inputs, the elements OR NOT 2,3,5 and 6, the output of the element OR NOT 2

соёдйнён спервыми входами э л еме. НТО вconnected with the first entrances of the ememe. NTO in

ЛИ-НЕ. 1, 4 и вторыми- входами элеентов ИЛИ-НЕ 3,6, выход элемента . ИЛИ-НЕ 3 соединен со вторыми входамиDO NOT. 1, 4 and the second inputs of elements OR NOT 3.6, the output of the element. OR NOT 3 connected to the second inputs

элементов ИЛИ-гНЕ 1,2,3 и 4, выход элемента ИЛИ-НЕ 4 соединен с треть ми входамиэлементов ИЛИ-НЕ 1,3,5 иelements OR-GNE 1,2,3 and 4, the output of the element OR-NOT 4 is connected to the third inputs of the elements OR-NOT 1,3,5 and

6,выход элемента ИЛИ-НЕ 5 соединен с треьими.входами элементов ИЛИ-НЕ 2,4 НС четвертыми входами элементов ИЛИ- НЕ 1,6, выход элемента ИЛИ-НЕ 6 соединен с четвертыми входами элементов ИЛИ-Нр 2,3,4 и 5, входна  шина 8 соединена со входом элемента ИЛИ-НЕ/ИЛИ6, the output of the element OR NOT 5 is connected to the three inputs of the elements OR NOT 2.4 NS by the fourth inputs of the elements OR NOT 1.6, the output of the element OR NOT 6 is connected to the fourth inputs of the elements OR-Нр 2,3,4 and 5, the input bus 8 is connected to the input of the element OR NOT / OR

7,пр мой выход которого соединен с (ПЯТЫМИ входами элементов ИЛИ-НЕ 1,2, у- а инверсный выход - с п тами входами элементов ИЛИ-НЕ 4,5,6.7, the direct output of which is connected to (the FIFTH inputs of the elements OR — NOT 1,2, y — and the inverse output - with the fifth inputs of the elements OR — NO 4,5,6.

Устройство работает следующим образом . При отсутствии тактового импулса на входной шине 8,основной триггер на элементах 1-3 находитс  в одном из трех устойчивых состо ний 100,010, 001, Вспомогательный же триггер по- гашен (т.е. на его выходах присутствует состо ние 000) вследствии постплени  на входы элементов 4-6 с инвертирующего выхода элемента 7 сигнала логической .The device works as follows. In the absence of a clock impulse on the input bus 8, the main trigger on elements 1-3 is in one of three steady states 100.010, 001, while the secondary trigger is extinguished (i.e., on its outputs there is a state 000) due to postplay the inputs of the elements 4-6 with the inverting output element 7 of the signal logic.

При поступлении положительного Перепада по шине 8 происходит пр ма  переэапись информации из основного триггера во вспомогательный. Одновременно с этим происходит гашение информации в основном триггере.- В этом состо нии устройство находитс  в течение времени равного длительности входного импульса. После окончани  входного импульса г роисходит перезапись информации из вспомогательного. триггера в основной и гашение, вспомогательного триггера, причем из состо ний 100, 010, 001 вспомогательного триггера, основной триггер переходит соответственно состо ни  010, 001, 100,. , ..Upon receipt of a positive differential over bus 8, the information is rewritten from the main trigger to the auxiliary one. At the same time, information is extinguished in the main trigger. In this state, the device remains for a time equal to the duration of the input pulse. After the end of the input pulse, the information is rewritten from the auxiliary one. the trigger to main and blanking, the auxiliary trigger, and from the states 100, 010, 001 of the auxiliary trigger, the main trigger goes to the states 010, 001, 100, respectively. ..

Поскольку в рассматриваемом устройстве процессы переписи и гашени  информации протекают одновременно, то минимальна  длительность счетного импульса должна быть равна Гт, (где f , задержка одного элемента ). Длительность паузы между импульсами также должна быть не менее Т-. Таким образо максимальна  частота следовани  входных импульсов в данной схеме J у, Т TV что примерно в три раза выше максимальной частоты переключени  триггера, выбранного за прототип. Кроме того, предлагаема  схема выгодно отличаетс  от прототипа по сложности структуры, поскольку содержит на шест логических элементов меньше.Since in the considered device the processes of census and quenching of information proceed simultaneously, the minimum duration of the counting impulse must be equal to Gt, (where f, the delay of one element). The duration of the pause between pulses must also be at least T-. Thus, the maximum frequency of the input pulses in this circuit is J y, T TV, which is about three times higher than the maximum switching frequency of the trigger chosen for the prototype. In addition, the proposed scheme favorably differs from the prototype in terms of the complexity of the structure, since it contains six less logical elements.

Claims (2)

1.Авторское свидетельство СССР 319078, кл. Н 03 К 29/00, 1971.1. Author's certificate of the USSR 319078, cl. H 03 K 29/00, 1971. 2.Патент США № 3508033,2. US patent number 3508033, кл. Н 03 К 23/02, 1970 (прототип).cl. H 03 K 23/02, 1970 (prototype). 00
SU782703309A 1978-12-26 1978-12-26 Ternary counting flip-flop SU780207A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782703309A SU780207A1 (en) 1978-12-26 1978-12-26 Ternary counting flip-flop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782703309A SU780207A1 (en) 1978-12-26 1978-12-26 Ternary counting flip-flop

Publications (1)

Publication Number Publication Date
SU780207A1 true SU780207A1 (en) 1980-11-15

Family

ID=20801301

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782703309A SU780207A1 (en) 1978-12-26 1978-12-26 Ternary counting flip-flop

Country Status (1)

Country Link
SU (1) SU780207A1 (en)

Similar Documents

Publication Publication Date Title
SU780207A1 (en) Ternary counting flip-flop
SU1444931A2 (en) Pulser
SU752771A1 (en) Pulse shaper
SU1557671A1 (en) Device for subtraction and addition of pulses
SU1106022A1 (en) Logic unit
SU453791A1 (en) DEVICE OF TACT SYNCHRONIZATION
SU1050120A1 (en) T flip-flop
SU790193A1 (en) Pulse shaper
SU871314A2 (en) Discrete matched filter
SU652618A1 (en) Memory cell for shift register
SU1538233A1 (en) Pulse generator
SU1059662A1 (en) Pulse frequency-phase disrciminator
SU1372604A1 (en) Pulse generator
SU786007A1 (en) Inhibition device
SU1580535A2 (en) Ternary counting device
SU809504A1 (en) One-shot multivibrator
SU624357A1 (en) Synchronized pulse shaper
SU970662A1 (en) Single pulse discriminator
SU769629A1 (en) Shift register
SU671034A1 (en) Pulse frequency divider by seven
SU809351A1 (en) Device for writing information into shift register
SU1167556A1 (en) Device for processing signals
SU1163469A2 (en) Device for generating single pulse
SU364964A1 (en) ALL-UNION PAT? 111110-1 SHYAP?
SU558389A2 (en) Device for delaying rectangular pulses