Тагора, выход которого подключен к входу блока синхронизирующих импульсов , четвертый выход которого соеди ней с Ьходом счетчика адреса регене .рации. На чертеже изображена блок-схема предложенного устройства. Устройство содержит адресный блок 1, дешифратор 2 строк, элементы 3 пам ти, коммутатор 4, счетчик 5 адреса регенерации, дешифратор 6 адреса регенерации, блок 7 синхроннзйруювдих импульсов, имеющий вхёды hyCK, СБРОС и ЗАПРОС РЕГЕНЕРАЦИИ, входные адресные шины 8, выходные адресные шины 9, входы 10 установки нул и входы 11 установки единицы элементов 3 пам ти. Одни входы адресного блока 1 подключены к входным адресным шинам 8, другие входы - к выходам счетчика .5 адреса регенерации, адресным входам коммутатора 4 и дешифратора 6 адреса регенерации, управл ющий вход подклю чен к первому выходу блока 7 синхронизирукидих импульсов, а выходы соеди нены с выходными адресными шинами 9 устройства и входами дешифратора 2 строк. Стррбирующий входдешифратора 2строк подключен к второму выходу блока синхронизирующих импульсов 7, а выходы соединены с входами 11 уста новки единицы элементов 3 пам ти. . Стробирующий вход дешифратора 6 адреса регенерации подключен к треть ему выходу блока 7 синхронизирующих импульсов, а выходы подключены к вхо дам 10 установки нул элементов 3 па м ти, выходы которых соединены с информационными входами коммутатора 4. Выход коммутатора 4 подключен к вход блока синхронизирующих импульсов 7, четвертый выход которого соединен с входом счетчика 5 адреса регенерации Устройство работает следующим образом . На вход блока 7 синхронизирующих импульсов поступают сигналы СБРОС, ПУСК и ЗАПРОС РЕГЕНЕРАЦИИ. По сигналу СБРОС блок 7 синхронизирующих импул1зсов устанавливаетс в исходное состо ние, а элементы 3 пам ти - в состо ние О. Если нет запросов на регенерацию, то производитс работа на запись (считывание), и на управл ющий вход адресного блока 1 с выхода блока 7 синхронизирующих импульсов не поступает сигнал РЕГЕНЕРА1ШЯ . При этом адресный блок 1 ком лутгируёт сЬдё жимрё Ждре ных шин 8 на выходные адресные шины 9. С приходом сигнала ПУСК блок 7 синхронизирующих импульсов формирует строб, по которому дешифратО1р 2 строк устанавливает один из элементо 3пам ти в состо ние 1. Таким образом производитс запоминание строк к которой производилось обращение. Коммутатор 4 коммутирует в соответствии с кодом гщреса регенерации, поступающим с выходов счетчика адреса регенерации 5, выход одного из элементов 3 пам ти на вход блока 7 синхронизирующих импульсов. С приходом сигнала ЗАПРОС РЕГЕНЕРАЦИИ блок 7 анализирует выходной сигнал коммутатора 4. Если с выхода коммутатора 4 поступает сигнал О, то блок 7 формирует сигнал РЕГЕНЕРАЦИЯ , по которому адресный блок 1 коммутирует содержимое счетчика 5 адреса регенерации на выходные адресные шины 9, и производитс один цикл регенерации. Одновременно блок 7 синхронизирующих импульсов формирует строб, по которому дешифратор б адреса регенерации обнул ет один из элементов 3 пам ти. Причем, если производитс регенераци i-и строки, то обнул етс элемент 3 пам ти, соответствующий строке i + где N - количество строк блока пам ти (после строки N идет строка 1, т.е. имеет место циклический перенос). По. окончании цикла регенерации сигнал РЕГЕНЕРАЦИЯ снимаетс , а к содержимому счетчика 5 адреса регенерации прибавл етс единица. Если сприходом сигнала ЗАПРОС РЕГЕНЕРАЦИИ на выходе коммутатора 4 стоит 1, то формирование сигнала РЕГЕНЕРАЦИЯ блокируетс , цикл регенерации не производитс , вырабатываетс строб , По которому дешифратор б адреса регенерации обнул ет соответствующий элемент 3 пам ти, а затем к содержимому счетчика 5 адреса регенерации прибавл етс единица . Таким образом, по одному Запросу на регенерацию производитс один цикл регенерации, если за последний период времени - ( - допустимое врем хранени информации в динами Чес запоминающем устройстве ) к данной строке не производилось обращение. Это снижает максимальное врем ожидани окончани регенерации по длительности одного цикла регенерации. Сигналы ЗАПРОС РЕГЕНЕРАЦИИ посту2 пают с периодом .е. кайада строка регенерируетс с периодом 2т Технико-экономическое преимущество описываемого устройства заключаетс в том, что в нем максимальное врем ожидани окончани регенерации информации сни5кено до длительнбсти одНого цикла регенерации,что повышает быстродействие устройства и, при применении его в вычислительной системе, исключает конфликтные ситуации между процессором и динамическим блоком матричной пам ти.Tagore, the output of which is connected to the input of the block of synchronizing pulses, the fourth output of which is connected to the input of the regeneration address counter. The drawing shows a block diagram of the proposed device. The device contains address block 1, decoder 2 lines, memory elements 3, switch 4, regeneration address counter 5, regeneration address decoder 6, unit 7 synchronous pulses, having hyCK, RESET and REQUEST REQUEST, input address buses 8, output address buses 9, the zero setting inputs 10 and the unit setting inputs 11 of the memory 3. Some inputs of the address block 1 are connected to the input address buses 8, other inputs to the counter outputs .5 of the regeneration address, address inputs of the switch 4 and the decoder 6 of the regeneration address, the control input is connected to the first output of the synchronization pulses block 7, and the outputs are connected with output address buses 9 devices and 2 line decoder inputs. The 2-row strbir- ing input of the decoder is connected to the second output of the block of synchronizing pulses 7, and the outputs are connected to the inputs 11 of the unit of the unit 3 of the memory. . The gate input of the decoder 6 address regeneration is connected to the third output of the block of 7 clock pulses, and the outputs are connected to inputs 10 to set the zero elements of 3 points, the outputs of which are connected to the information inputs of the switch 4. The output of the switch 4 is connected to the input of the block of clock pulses 7 , the fourth output of which is connected to the input of the counter 5 of the regeneration address. The device operates as follows. At the input of the unit 7 clock pulses receive signals RESET, START and REQUEST REGENERATION. On the RESET signal, block 7 of synchronizing impulses is reset, and memory elements 3 are set to state O. If there are no requests for regeneration, then a write (read) operation is performed, and the control input of the address block 1 from the output of the block 7 clock pulses do not receive a REGENER1 signal. At the same time, the address block 1 com loses the bus 8 to the output address buses 9. With the START signal arriving, the block 7 of synchronizing pulses forms a strobe, using which 2 lines decrypt O1 2 sets one of the top 3 elements into state 1. Thus, the memory is stored. lines to which the appeal was made. Switch 4 commutes in accordance with the regeneration regeneration code, coming from the outputs of the regeneration address counter 5, the output of one of the elements 3 of the memory to the input of the unit 7 clock pulses. With the arrival of the REGENERATION REQUEST signal, block 7 analyzes the output signal of switch 4. If the signal O comes from switch 4, block 7 generates a REGENERATION signal by which address block 1 switches the contents of counter 5 of the regeneration address to output address buses 9, and one cycle is performed regeneration. At the same time, the sync pulse unit 7 forms a strobe by which the decoder of the regeneration address binds one of the 3 memory elements. Moreover, if the i and rows are regenerated, then memory element 3 stumbles, corresponding to row i + where N is the number of rows of the memory block (row 1 is followed by row 1, i.e. there is a cyclic transfer). By. At the end of the regeneration cycle, the signal REGENERATION is removed, and one is added to the contents of the counter 5 of the regeneration address. If the signal of the REGENERATION REQUEST at the output of switch 4 is 1, the signal generation is REGENERATED blocked, the regeneration cycle is not performed, a strobe is generated, according to which the decoder of the regeneration address zeroes the corresponding memory element 3, and then added to the contents of counter 5 of the regeneration address unit Thus, one regeneration cycle is performed for one regeneration cycle, if for the last period of time - (- the permissible storage time of information in the memory card) this line was not accessed. This reduces the maximum waiting time for the completion of regeneration over the duration of one regeneration cycle. Signals REQUEST A REGENERATION are delivered with a period of .e. The kayad line is regenerated with a period of 2 tons. The technical and economic advantage of the device described is that in it the maximum waiting time for the completion of information regeneration is reduced to the duration of one regeneration cycle, which increases the speed of the device and, when used in a computing system, eliminates conflicts between the processor and a dynamic matrix memory block.