Изобретение относитс к импульсно технике и может использоватьс в информационно-измерительных устройствах и системах различного назначени . Известен умножитель частоты импульсных сигналов, построенный по принципу заполнени периода входных импульсов импульсами более высокой частоты, содержащий счетчики импуль сов, элементы И и ИЛИ 1, Недостатком такого устройства в л етс узкий диапазон рабочих часто Наиболее близок к предлагаемому изобретению умножитель частоты импульсов , содержащий счётчики импуль сов, запоминающее устройство, блоки сравнени , опорный генератор, элемент задержки и элемент ИЛИ 2, Недостатком этого устройства так же вл етс ограниченный диапазон рабочих частот. Цель изобретени - расширение диапазона рабочих частот. Дл этого в умножитель частоты импульсов введены элемент И, триггер дополнительный элемент ИЛИ, счетчики импульсов и два блока сравнени , при чем выход опорного генератора подклю чен к входу третьего счетчика, выход которого соединен с первым входом второго .блока сравнени , второй вход которого соединен с управл ющим входом умножител частоты импульсов, а выход - с входом первого счетчика импульсов и первым входом дополнительного элемента ИЛИ, выход которого соединен с входом установки нул третьего счетчика, а второй вход подключен к сигнальному входу умнохштел частоты импульсов, к управл ющему входу запоминающего устройства , входу элемента задержки, входу установки нул четвертого счетчика импульсов, входу установки единицы триггера и первому входу первого элемента ИЛИ, вход которого соединен с.выходом первого блока сравнени , а выход с входом установки нул второго счетчика импульсов , входом элемента И и входом четвертого счетчика, выход которого подключен к первому входу третьего блока сравнени , второй вход которого соединен с управл ющим входом умножител частоты импульсов, а выход - с входом установки нул триггера , выход которого подключен к второму входу элемента И. 36 Ma чертеже:дана структурна электрическа схема умножител частоты импульсов о Он содержит первый счетчик 1 импульсов , второй счетчик 2 импульсов третий счетчик 3 импульсов, опорный генератор 4, запоминающее устройство 5, первый блок б сравнени , второй блок 7 сравнени , элемент ИЛИ 8, дополнительный элемент ИЛИ 9 элемент 10 задержки, четвертый счет чик 11 импульсов, третий блок 12 сравнени , элемент И 13 и триггер 14 Опорный генератор 4 подключен к входу счетчика 2 и через счетчик 3 . и блок 7 сравн.ени к счетчику 1, Выходы счетчика i соединены с входами запоминающего устройства 5.- Выходы запоминающего устройства 5 и счетчика 2 подключены к входам блока б сравнени . Выход блока б сравнени и сигнальный вход 15 умножител част ты импульсов подключены к входам эл мента ИЛИ 8. Выход элемента ИЛИ 8 соединен с входом установки нул сч чика 2, входом элемента И 13 и входом счетчика 11.Выходы счетчика 11 и управл ющий вход 16 умножител ча тоты .импульсов подключены к входам блока 12 сравнени . Выход блока 12 сравнени , и сигнальный вход 15 подсоединены к входам триггера 14, выход которого св эан с вторым входом схемы элемента И 13. Выход элемента К 13 соединен с выходом 17 умножител частоты импульсов. Устройство работает следующим об разом. Импульсы опорного генератора 4 . подсчитываютс двоичным счетчиком 3 Выходной код счетчика 3 непрерывно сравниваетс с заданным коэффициентом К, который вводитс в схему умн жител по управл ющему входу 16 в виде двоичного кода. Сравнение осуществл етс блоком 7 сравнени . В м мент, когда текущий код счетчика достигает значени К, на выходе бло ка 7 сравнени формируетс импульс, который через дополнительный элемен ИЛИ 9 сбрасывает счетчик 3. После сброса процессы в счетчике 3 возобновл ютс . Таким образом, на выходе блока 7 сравнени формируютс импул сы, частота F, которых равна частота F, где FQJ частота опорного генер тора; К коэффициент умножени (заданный в двоичном коде). Данные импульсы используютс далее в качестве масштабных при измерении периода входных импульсов умн жител . Измен двоичное число К на управл ющем входе 16 умножител , мо но управл ть значением масштабной частоты F. при фиксированной опорно Дл фазировани послечастоте F. довательности масштабных импульсов а сброс счетчика 3 через дополнительный элемент ИЛИ 9 завод тс импульсы с входа 15 умнох ител . iacштaбные импульсы с выхода блока 7 сравнени поступают на вход счетчика 1. Счетчик 1 подсчитыва.ет число этих импульсов за период следовани входных импульсов. В момент по влени очередного импульса на входе 15 умножител показани счетчика п переписываютс в запоминающее устройство 5, далее с задержкой счетчик 1 сбрасываетс , после чего цикл счета возобновл етс . Одновременно на счетчик 2 поступают импульсы опорного генератора 4. Текущий код счетчика 2 непрерывно сравниваетс с числом, хран щимс в запоминающем устройстве 5. Сравнение осуществл етс блоком 6 сравнени . В тот момент, когда показани счетчика 2 достигнут значени п, хран щегос в запоминающем устройстве 5, на вцходе блока б сравнени формируетс импульс, который через элемент ИЛИ В сбрасывает счет- . чик 2. После сброса процессы в. счетчике возобновл ютс . Таким образом, на выходе блока б сравнени формируетс импульсна последовательность с частотой Fj Поскольку 1 U п4. ° F -1-Р ТГ --З-р i К 0 sx п м где Fgj( - частота импульсов на входе устройства, F,. Дл фазировани этой последовательности на сброс счетчика 2 через элемент ИЛИ 8 завод тс импульсы с входа 15 умножител . Полученна на выходе элемента ИЛИ 8 импульсна последовательность поступает на вход счетчика 11, который устанавливаетс в нуль импульсами с входа 15 умножител . Текущий код счетчика 11 непрерывно сравниваетс с заданным коэффициентом К, который вводитс в схему умножител по управл ющему входу 16. Сравнение осуществл етс блоком 12 сравнени ,. сигнал на выходе которого по вл етс в тот момент, когда число импульсов с частотой Fg К достигнет заданного числа к. Сигнал сравнени используетс далее дл управлени блокировкой выходного сигнала. Блокировка осуществл етс следующим образом. Очередным импульсом с входа 15 устанавливаетс в единицу триггер 14, который разрешает прохождение импульсов с выхода схемы элемента ИЛИ 8 через элемент И 13 на выход 17 умножител . После прохождени ровно К импульсов выходной сигнал блока 12 сравнени устанавливает триггер 14The invention relates to a pulse technique and can be used in information-measuring devices and systems for various purposes. Known frequency multiplier of pulse signals, built on the principle of filling the period of input pulses with higher frequency pulses, containing pulse counters, elements AND and OR 1, The disadvantage of such a device is a narrow range of workers often the closest to the proposed invention pulse frequency multiplier, containing counters pulses, memory, comparison blocks, reference oscillator, delay element, and OR 2 element. The disadvantage of this device is also a limited range of sneeze frequencies. The purpose of the invention is to expand the range of operating frequencies. To do this, an AND element, a trigger additional OR element, pulse counters and two comparison units are introduced into the pulse frequency multiplier, and the output of the reference generator is connected to the input of the third counter, the output of which is connected to the first input of the second comparison unit, the second input of which is connected to the control input of the pulse frequency multiplier, and the output to the input of the first pulse counter and the first input of an additional OR element, the output of which is connected to the input of the zero setting of the third counter, and the second input is connected to the signal input of the multiplex pulse frequency, to the control input of the storage device, the input of the delay element, the zero setting input of the fourth pulse counter, the trigger input setting of the trigger unit and the first input of the first OR element whose input is connected to the output of the first comparison unit, and the output with the installation input the zero of the second pulse counter, the input of the element I and the input of the fourth counter, the output of which is connected to the first input of the third comparison unit, the second input of which is connected to the control input of the multiply bodies of the pulse frequency, and the output with the installation input of the zero trigger, the output of which is connected to the second input of the element I. 36 Ma drawing: given a structural electrical circuit of the pulse frequency multiplier о It contains the first counter 1 pulses, the second counter 2 pulses the third counter 3 pulses, reference generator 4, memory 5, first comparison block b, second comparison block 7, element OR 8, additional element OR 9 delay element 10, fourth count 11 pulses, third comparison block 12, AND element 13 and trigger 14 Reference gene Rathore 4 is connected to the input of counter 2 and 3 through the meter. and block 7 comparison to counter 1, the outputs of counter i are connected to the inputs of the memory 5. The outputs of the memory 5 and counter 2 are connected to the inputs of the comparison block b. The output of the comparison block b and the signal input 15 of the multiplier pulses are connected to the inputs of the element OR 8. The output of the element OR 8 is connected to the input of the zero-count setting 2, the input of the element AND 13 and the input of the counter 11. The outputs of the counter 11 and the control input 16 The multiplier of the pulses. The pulses are connected to the inputs of the comparison unit 12. The output of the comparator unit 12 and the signal input 15 are connected to the inputs of the trigger 14, the output of which is connected to the second input of the element circuit 13. The output of the element K 13 is connected to the output 17 of the pulse frequency multiplier. The device works as follows. Pulses of the reference generator 4. counted by binary counter 3 The output code of counter 3 is continuously compared with a given coefficient K, which is entered into the smart card by control input 16 as a binary code. The comparison is carried out by comparison unit 7. At the moment when the current counter code reaches the K value, a pulse is generated at the output of the comparison block 7, which, through the additional element OR 9, resets the counter 3. After the reset, the processes in the counter 3 are resumed. Thus, at the output of the comparison unit 7 impulses are formed, the frequency F, which is equal to the frequency F, where FQJ is the frequency of the reference generator; K multiplication factor (specified in binary code). These pulses are used further as scaling when measuring the period of input pulses of the multiplier. By changing the binary number K at the control input 16 of the multiplier, you can control the value of the scale frequency F. at a fixed reference. For phasing, after the frequency F., the scale pulses and reset counter 3 through the additional element OR 9, start pulses from the input 15 multiples. The output pulses from the output of the comparator unit 7 are fed to the input of counter 1. Counter 1 counts the number of these pulses during the period of the following impulses. At the time of the occurrence of the next pulse at the input 15 of the multiplier, the readings of the counter n are rewritten into the memory 5, then with a delay the counter 1 is reset, after which the counting cycle is resumed. At the same time, the counter generator 2 receives the pulses of the reference generator 4. The current code of the counter 2 is continuously compared with the number stored in the memory 5. The comparison is carried out by the comparison unit 6. At that moment, when the readings of the counter 2 have reached the value of n stored in the memory 5, at the end of the comparison block b a pulse is formed which, through the OR B element, resets the count-. Chick 2. After resetting processes in. the counter resumes. Thus, at the output of the comparison block b, a pulse sequence is formed with a frequency Fj Since 1 U p4. ° F -1-P TG - 3 - p i K 0 sx p m where Fgj (is the frequency of the pulses at the device input, F ,. To phase this sequence to reset counter 2 through the element OR 8, the pulses from the input 15 of the multiplier The pulse sequence received at the output of the OR element 8 is fed to the input of the counter 11, which is set to zero by the pulses from the multiplier input 15. The current code of the counter 11 is continuously compared with the specified coefficient K, which is entered into the multiplier circuit by the control input 16. The comparison is made unit 12 comparison, signal. the output of which occurs at the moment when the number of pulses with a frequency Fg K reaches a predetermined number of K. The comparison signal is further used to control the output signal blocking. The blocking is performed as follows. The next pulse from input 15 is set to one trigger 14, which permits the passage of pulses from the output circuit of the element OR 8 through the element AND 13 to the output 17 of the multiplier. After the passage of exactly K pulses, the output signal of the comparator unit 12 sets the trigger 14