SU634288A1 - Arrangement for statistic testing - Google Patents

Arrangement for statistic testing

Info

Publication number
SU634288A1
SU634288A1 SU752123952A SU2123952A SU634288A1 SU 634288 A1 SU634288 A1 SU 634288A1 SU 752123952 A SU752123952 A SU 752123952A SU 2123952 A SU2123952 A SU 2123952A SU 634288 A1 SU634288 A1 SU 634288A1
Authority
SU
USSR - Soviet Union
Prior art keywords
counter
inputs
outputs
input
counting
Prior art date
Application number
SU752123952A
Other languages
Russian (ru)
Inventor
Юрий Борисович Виленкин
Original Assignee
Vilenkin Yurij B
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vilenkin Yurij B filed Critical Vilenkin Yurij B
Priority to SU752123952A priority Critical patent/SU634288A1/en
Application granted granted Critical
Publication of SU634288A1 publication Critical patent/SU634288A1/en

Links

Description

Изобретение относитс  к вычкслитель ной технике и предназначено дл  измер&ни  характеристик случайных,  влений. Оно может быть использовано при проведении испытаний надежности аппаратуры , в  дерной физике и других област х науки и техники. Известно устройство дл  проведени  статистических испытаний, содержащее триггеры предварительного хранени , счетчики-делители частоты, коммутаторы , блок оперативной пам ти m . Недостатком этого устройства  вл етс  большой объем оборудовани  на каж дый канал счета и, соответственно, высо ка  стоимость. При построении устройств на сотни и тьгс чи каналов счета стрем тс  найти более экономичные решени  путем разделени , с одной стороны, функции счета а с другой, запоминани  и вывода резуль татов между счетчиком и блоком операти ной пам ти. Из известных устройств наиболее близким по технической сущности к изобретению  вл етс  устройство,которое содержит группу триггеров, информационные входы которых соединены с информационным входом устройства, выходы подключены к соответствующим входам коммутатора, счетчик, соединенный двусторонними св з ми с блоком пам ти, и счетчик адреса 2 . Недостатком устройства  вл етс  от носительно мала  частота счета по каналам , так как количество импульсов, которое может быть сосчитано по каждому каналу в единицу времени, определ етс  формулой где 2 - врем  обращени  к блоку пам ти; N - количество каналов. Целью изобретени   вл етс  повышение быстродействи  устройства.The invention is related to the computational technique and is intended to measure & no characteristics of random effects. It can be used to test the reliability of equipment in nuclear physics and other areas of science and technology. A device for carrying out statistical tests is known, which contains pre-storage triggers, frequency divider counters, switches, random-access memory block m. A disadvantage of this device is a large amount of equipment for each counting channel and, accordingly, a high cost. When building devices into hundreds and all counting channels, one tries to find more economical solutions by dividing, on the one hand, the counting function and, on the other hand, storing and outputting results between the counter and the block of operational memory. Of the known devices, the closest in technical essence to the invention is a device that contains a group of triggers, the information inputs of which are connected to the information input of the device, the outputs are connected to the corresponding inputs of the switch, a counter connected by two-way communications to the memory unit, and an address counter 2 The drawback of the device is the relatively low frequency of counting by channels, since the number of pulses that can be counted for each channel per unit of time is determined by the formula where 2 is the time it takes to access the memory unit; N is the number of channels. The aim of the invention is to improve the speed of the device.

Поставленна  цель постигаетс  тем, что в устройство ввеаены дополнительные группы триггеров, коммутаторы, счетчики , элементы запоминани  переполнений, элемеЕ1ты И, НЕ, первый аешифратор, соециненный с группой млапших разр дов счетчика адреса, второй аешифратор, соединенный с группой старших разр дов счетчика адреса и переключатель, причем информационные входы триггеров каждой дополнительной группы соединены с соответствующим информационным входом устройства, выходы подключены к входам соответствующего коммутатора, а счетчи ки соединены двусторонними св з ми с блоком пам ти, управл ющие входы каждого коммутатора и триггеров каждой группы подсоединены к выходу первого дешифратора , выход старшего разр да каждого из счетчиков через соответствующий элемент запоминани  переполнений соединен с первым входом соответствующего первого элемента И, второй вход которог через последовательно соединенные элемент НЕ и переключатель соединен с выходом второго дешифратора, счетный вход каждого счетчика подключен к выходам соответствующих первого и второго эле- ментов И, первые входы вторых элементо И соединены с выходом второго дешифратора , выход каждого коммутатора подключен ко второму входу соответствующего второго элемента И.The goal is achieved by the fact that the device includes additional groups of triggers, switches, counters, overflow memory elements, AND elements AND, NOT, the first aeshifter connected with the group of small bits of the address counter, the second aeshifter connected to the group of high-order address counters and a switch, where the information inputs of the triggers of each additional group are connected to the corresponding information input of the device, the outputs are connected to the inputs of the corresponding switch, and the counters Two-way communication with the memory unit, the control inputs of each switch and the flip-flops of each group are connected to the output of the first decoder, the high-level output of each of the counters is connected to the first input of the corresponding first element And the second input through a series-connected element is NOT and a switch is connected to the output of the second decoder; the counting input of each counter is connected to the outputs of the corresponding first and second elements AND , the first inputs of the second element And are connected to the output of the second decoder, the output of each switch is connected to the second input of the corresponding second element I.

Схема устройства представлена на фиг. 1 и 2,A schematic of the device is shown in FIG. 1 and 2,

Источники импульсных сигналов соединены с триггерами 1, 2, 3, 4 нескольких групп, которые соединены с коммутаторами 5, 6, Выходы коммутаторов 5, 6 соединены со входами элементов И 7, 8, выходы которых соединены со счётными входами счетчиков 9, 10. Входы и выходы разр дов счетчиков соединены с соответствующими .выходами и входами разр дов блока 11 пам ти. Выходы старшего разр да счетчиков 9, Ю соединены с элементами запоминани  переполнений 12, 13, которые соединены со входами элементов И 14, 15, выходы которых соединены со счетными входами счетчиков 9, 10.Sources of pulse signals are connected to triggers 1, 2, 3, 4 of several groups, which are connected to switches 5, 6, The outputs of switches 5, 6 are connected to the inputs of elements And 7, 8, the outputs of which are connected to counting inputs of counters 9, 10. Inputs and the outputs of the bits of the counters are connected to the corresponding outputs and the inputs of the bits of the memory block 11. The high-end outputs of the counters 9, 10 are connected to the memory elements of overflows 12, 13, which are connected to the inputs of the I, 14, 15 elements, the outputs of which are connected to the counting inputs of the counters 9, 10.

Входы младших и старших разр дов адреса блока пам ти соединены соответственно с выходами разр дов счетчика адреса (на схеме счетчик адреса показай в виде двух счетчикдв 16 и 17).The inputs of the low and high bits of the address of the memory block are connected respectively to the outputs of the bits of the address counter (in the diagram, show the address counter in the form of two counters 16 and 17).

Выходы разр дов счетчиков 16 и 17 соединены также с дешифраторами 18 иThe outputs of the bits of the counters 16 and 17 are also connected to the decoder 18 and

19. Счётный вход и выход переполнени  счетчика 16 через переключатель 20 соединены со счет 1ЫМ входом счетчика 21, имеющего то же число разр дов, что и счетчик 16. В режиме счета переключатель 20 соедин ет выход переполнени  счетчика 16 со счетным входом счетчика 21, а в режиме вывода результатов счета переключатель 20 соедин ет счетные входы счетчиков 16 и 21, выходы разр дов которых соединены со схемами сравнени  22, 23, 24. Схема сравнени  23 имеет вход разрешени  от схемы сравнени  22, а схема сравнени  24 имеет вход разрешени  от схемы сравнени  23.19. The counting input and the overflow output of the counter 16 are connected via a switch 20 to the account of the 1YM input of the counter 21, having the same number of bits as the counter 16. In the counting mode, the switch 20 connects the overflow output of the counter 16 to the counting input of the counter 21, and in the counting results output mode, the switch 20 connects the counting inputs of counters 16 and 21, the bit outputs of which are connected to comparison circuits 22, 23, 24. The comparison circuit 23 has a resolution input from the comparison circuit 22, and the comparison circuit 24 has a resolution input from compare 23.

Пр мые и инвертированные выходы схем 22, 23, 24 соединены с соответствующими парами элементов И 25 и 26, 27 и 28, 29 и ЗО, другие входы которы Соединены с несколькими выходами дешифратора 19, соответствующими первым по пор дку состо ни м счетчика 17. Оотальные выходы дешифратора 19, кроме выхода, соответствующего последнему состо нию счетчика 17, соединены с элементом ИЛИ 31, который через элемент И 32, второй вход которого соединен с генератором тактовых импульсов (ГТИ) 33 соединен со счетным входом счетчика 17. Входы элемента ИЛИ 31 соединены также с выходами элементов И 26, 28 ЗО. Выходы элементов И 25, 27, 29 и последний выход дешифратора 19 соединены с элементом ИЛИ 34, который через эл&мент И 35, второй вход которого соединен с генератором 33, соединен со сче- ньпи входом счетчика 16 и входом сброса счетчика 17. Выход дешифратора 19 соединен со входами элементов И 7, 8 и элементом НЕ 36, который через переклю чатель 37 соединен со входами элементов И 14, 15. Переключатель 37 замкнут в режиме счета и разомкнут в режиме вывода его результатов.The direct and inverted outputs of circuits 22, 23, 24 are connected to the corresponding pairs of elements 25 and 26, 27 and 28, 29 and 30, the other inputs of which are connected to several outputs of the decoder 19 corresponding to the first order of the counter 17. The other outputs of the decoder 19, besides the output corresponding to the last state of the counter 17, are connected to the OR element 31, which through the element 32, the second input of which is connected to the clock generator (GTI) 33 is connected to the counter input of the counter 17. The inputs of the element 31 also connected to the output Dami elements And 26, 28 ZO. The outputs of the elements And 25, 27, 29 and the last output of the decoder 19 are connected to the element OR 34, which through the electric amp I 35, the second input of which is connected to the generator 33, is connected to the counter input of the counter 16 and the reset input of the counter 17. The output The decoder 19 is connected to the inputs of the elements 7, 8 and the element NOT 36, which through the switch 37 is connected to the inputs of the elements 14, 15. The switch 37 is closed in counting mode and open in the mode of outputting its results.

Claims (2)

1.Злобин И. А., Шепаренко Е. В. Многоканальна  счетна  система. Приборы1. Zlobin I. A., Sheparenko E. V. A multichannel countable system. Devices и техника эксперимента, 1968, № 6,and experiment technique, 1968, No. 6, 2.Курочкин С. С. Многоканальные счетные системы и коррелометры. М., Энерги  , 1972, с. 82.2. Kurochkin S. S. Multichannel counting systems and correlometers. M., Energie, 1972, p. 82
SU752123952A 1975-04-14 1975-04-14 Arrangement for statistic testing SU634288A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU752123952A SU634288A1 (en) 1975-04-14 1975-04-14 Arrangement for statistic testing

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU752123952A SU634288A1 (en) 1975-04-14 1975-04-14 Arrangement for statistic testing

Publications (1)

Publication Number Publication Date
SU634288A1 true SU634288A1 (en) 1978-11-25

Family

ID=20616108

Family Applications (1)

Application Number Title Priority Date Filing Date
SU752123952A SU634288A1 (en) 1975-04-14 1975-04-14 Arrangement for statistic testing

Country Status (1)

Country Link
SU (1) SU634288A1 (en)

Similar Documents

Publication Publication Date Title
US3423683A (en) Binary random number generator using switching tree and wide-band noise source
SU634288A1 (en) Arrangement for statistic testing
SU542336A1 (en) Pulse generator
SU1068922A1 (en) Information input device
SU959087A1 (en) Device for probabilistic simulating of queueing system
SU1008667A1 (en) Device for measuring frequency ratio of two pulse trains
SU540413A1 (en) The device is a temporary switching asynchronous pulse signals
SU647643A1 (en) Time interval meter
SU746901A1 (en) Pulse selector
SU888136A1 (en) Device for testing wiring circuits
SU894875A2 (en) Device for changing pulse repetition frequency
SU661810A2 (en) Counting device
SU1478323A1 (en) Controlled pulse-rate frequency divider
SU1439515A1 (en) Device for registering lightnings
SU789841A2 (en) Voltage increment digital meter
SU479256A1 (en) Multi-input pulse counter
SU1524042A1 (en) Information input device
SU1275460A1 (en) Device for simulating the queueing systems
SU1095448A1 (en) Device for protecting crt against burn-through
SU1092487A1 (en) Versions of information input device
SU509891A1 (en) Shift register
SU744608A1 (en) Device for automatic monitoring of random number generator
SU725238A1 (en) Pulse repetition frequency divider with fractional division coefficient
SU1247773A1 (en) Device for measuring frequency
SU1076913A1 (en) Parallel statistical analyzer of voltage deviations and voltage fluctuations