SU608170A1 - Устройство дл делени - Google Patents

Description

УСТРОЙСТВО дл  ДЕЛЕНИЯ

(54)

Изобретение относитс  к вычислител ной технике и может быть применено в аналоговых вычислительных машинах. Известно устройство дл  делени  напр жений, включающее в себ  интеграторы , пороговые блоки и схемы сравнени , в которых напр жени  делимого и делител  сравниваютс  с напр жени ми на выходе соответствующих интеграторов , а результат снимаетс  с третьего интегратора И, Процесс делени  происход т в 3 эта па интегрировани , что увеличивает врем  делени , а использование несколь ких схем сравнени  и пороговых устройств приводит, к снижению точности результата делени . Наиболее близким техническим решением к предложенному  вл етс  устройство дл  делени , содержащее два интегратора , входы которых  вл ютс  Bxo дами устройства, выход первогоинтегратора соединен со входом нуль-органа выход которого соединен с входом блоха управлени , выход второго интегратора соединен с входом блока пам ти, выход которого  вл етс  выходом устройства , выходы блока управлени  со- единены с входами обнулени  и второго интеграторов и управл ющим входом блока 2. Недостатком этой схемы  вл етс  ограничение диапазона входных сигналов делимого и делител . Так, если входные сигналы и и 1Гу измен ютс  в диапазоне 40 дБ, то J измен етс  в диапазоне 80 дБ, что осложн ет запоминание и дальнейшую обработку результатов делени . Цель изобретени  - расширение диапазона входных сигналов. Это достигаетс  тем, что устройство содержит схему сравнени , входы которой .соединены с входами интеграторов , а выход соединен с входом управлени  посто нной времени второго интегратора . Посто нна  времени интегратора делимого измен етс  в 10 или в.100 раз в зависимости от диапазона входных сигналов, На чертеже изображена структурна  схема устройства. Устройство дл  делени  состоит из 1нтегратора 1, интегратора 2, нульоргана 3, блока 4 управлени , блока 5 пам ти и схемы 6 сравнени . Устройство работает следующим .

Сигналы U и Uy поступают одновременно на интеграторы 1 и 2 и схему 6 управлени . Если сигнал Uji меньше сиг нала Uy , то со схемы 6 на интегратор 2 поступает команда на вход управлени  ПОСТОЯННОЙ времени интегратора 2, отключа  дополнительную емкость, и интеграторы 1 и 2 имеют одинаковые посто «ные времени интегрировани .В этом случае сигнал на выходе интегратора 2 не превысит порога срабатывани  иуль оргаиа 3. В случае, если сигнал UK станет сольше сигнала Uy , то по команде со схекы сравнени  6 подключитс  дополнительна  емкость, подобранна  так, что посто нна  времени интегратора 2 увеличитс , например в 10 раз, что соответстйует изменению диапазона измерени ТТи в Ю . Это обеспечит изменение сигнала Ub,, в том же диапазоие, что и в первом случае, а команда об изменении диапазона измере-. НИИ поступит со схемы сравнени .

Сравнительные испытани  предложенного уст| ойства с известным показали, что при диа11азоне входных сигналов 40 дБ результат аналогового делени  с высокой то.чностью фиксируетсл в 2-х диапазонах по 40дБ каждый.

Claims (2)

1. Авторское свидетельство СССР № 344456, кл. О 06 & 7/16, 1972.

2. Патент aUA 1 3564230, кл. 235-197, 1971.