SU497637A1

SU497637A1 - One-shift shift register

Info

Publication number: SU497637A1
Application number: SU1853851A
Authority: SU
Inventors: Валерий Михайлович Рувинский
Original assignee: Предприятие П/Я Р-6609
Priority date: 1972-12-07
Filing date: 1972-12-07
Publication date: 1975-12-30

Description

Р1зобретение относитс -к области вычислительной техники, а именно, к динамическим регистрам сдвига с записью информации последовательным кодом и параллельным кодом с последующим преобразованием информации в .последовательный код и сдвигом информации В1право, и может быть использовано, например , в устройствах автоматической проверки работоспособности аппаратуры передачи данных.P1zobretenie refers to the field of computing, namely, to dynamic shift registers with recording information by a serial code and a parallel code with subsequent conversion of information into a sequential code and information shift B1 right, and can be used, for example, in devices for automatic testing of transmission equipment data.

Известны однотактные динамические регистры сдвига, содержащие ъ каждом разр де три триггера, каждый .из которых состоит из 2-х потенциальных логических элементов «И - «НЕ, Шины установки регистра в начальное состо ние, щины информации последовательным кодом, шины записи информации параллельным кодом, причем шина установки в начальное состо ние подключена к входам первых элементов «И - «НЕ первых триггеров каждого разр да, к входам вторых элементов «И - «НЕ которых подсоединены шины записи параллельным кодом, шины записи последовательным кодом подсоединены К первому входу второго элемента «И - «НЕ второго триггера и к первому входу первого элемента третьего триггера первого -разр да регистра, а шина тактовых импульсов подсоединена к вторым входам второго элемента «И - «НЕ второго триггера и первого элемента «И - «НЕ третьего триггера каждого разр да регистра.Single-stroke dynamic shift registers are known, each containing three bits of flip-flop, each of which consists of 2 potential logical elements AND AND NOT, Register Tires to Initial State, information code serial code, information write bus parallel code The installation bus in the initial state is connected to the inputs of the first elements “AND -“ NOT the first triggers of each bit, to the inputs of the second elements “AND -“ NOT of which the recording buses are connected by a parallel code, the recording buses are successive code connected to the first input of the second element “AND -“ NOT the second trigger and to the first input of the first element of the third trigger of the first register size, and the clock bus connected to the second inputs of the second element “AND -“ NOT the second trigger and the first element And - “NOT the third trigger of each register bit.

Недостатком известного регистра вл етс The disadvantage of the known register is

возможна потер информации при перезаписи последней с разр да на разр д вследствие неопределенности срабатывани триггеров из-за большого разброса времени переключени логических элементов, вход щих в соседиие разр ды.loss of information is possible when overwriting the latter from bit to bit due to the uncertainty of triggering triggers due to the large variation in the switching time of logic elements included in the neighboring bits.

Целью изобретени вл етс повышение быстродействи и надежности работь регистра . Цель изобретени достигаетс за счет того,The aim of the invention is to increase the speed and reliability of the register. The purpose of the invention is achieved by

что выход второго эле.мента «И - «НЕ первого триггера каждого разр да соединен с входом второго элемента «И - «НЕ третьего триггера этого же разр да, выход второго элемента .«НЕ третьего триггера предыдущего разр да подсоединен к входу второго элемента «И - «НЕ второго триггера данного разр да, выход второго элемента «И - «НЕ второго триггера предыдущего разр да подсоединен к второму входу второгоthat the output of the second element "AND -" NOT the first trigger of each bit is connected to the input of the second element "AND -" NOT the third trigger of the same bit, the output of the second element. "NOT the third trigger of the previous bit is connected to the input of the second element" And - “NOT the second trigger of the given bit, the output of the second element“ AND - “NOT the second trigger of the previous bit is connected to the second input of the second

элемента «И - «НЕ .второго триггера данного разр да, а выход первого элемента «И - «НЕ второго триггера предыдущего разр да подсоединен к входу первого элемента «И - «НЕ третьего триггера данногоthe element “AND -“ NOT. the second trigger of this bit, and the output of the first element “AND -“ NOT the second trigger of the previous bit is connected to the input of the first element “AND -“ NOT the third trigger of this

разр да.bit

Такое соединение триггеров внутри каждого разр да и между соседними разр дами регистра позвол ет полностью исключить неопределенность срабатывани триггеров разр дов при перезаписи информации и позвол ет применить серии элементов без ограничени разброса времени переключени последних.Such a connection of triggers within each bit and between adjacent bits of the register allows to completely eliminate the uncertainty of triggering of the bit triggers when rewriting information and allows the use of a series of elements without limiting the variation of the switching time of the latter.

Электрическа схема регистра приведена на чертеже.Electrical register is shown in the drawing.

Схема регистра содержит первый элемент «И - «НЕ 1 каждого триггера регистра, второй элемент «И - «НЕ 2 каждого триггера регистра, первый триггер 3 каждого разр да регистра (триггер выдачи информации ), второй триггер 4 каждого разр да регистра (триггер разрешени записи информации ), третий триггер 5 каждого разр да регистра (триггер разрешени стирани информации ), шины 6 установки регистра в начальное состо ние, шины 7 записи информации лараллельным кодом, шины 8 записи информации последовательным кодом, шина 9 тактовых импульсов.The register scheme contains the first element “AND -“ NOT 1 of each register trigger, the second element “AND -“ NOT 2 each register trigger, the first trigger 3 of each register bit (trigger issuing information), the second trigger 4 of each register bit (resolution trigger information recording), the third trigger 5 of each register bit (information erasure trigger), bus 6 setting the register to the initial state, bus 7 writing information with a lateral code, bus 8 writing information with a serial code, bus 9 clock pulses.

В каждом разр де регистра входы первого элемента «И - «НЕ 1 и второго элемента «И - «НЕ 2 первого триггера 3 выдачи информации соединены соответственно с выходом второго элемента «И - «НЕ 2 второго триггера 4 разрешени записи информации и с выходом первого элемента «И - «НЕ третьего триггера 5 разрешени стирани информации . Выход второго элемента «И - «rtE 2 триггера 3 соединен с входом второго элемента «И - «НЕ 2 триггера 5, а выход второго элемента «И - «НЕ 2 триггера 5 соединен с входом первого элемента «И - «НЬ 1 триггера 4.In each register bit, the inputs of the first element “AND -“ NOT 1 and the second element “AND -“ NOT 2 of the first trigger 3 of information output are connected respectively with the output of the second element “AND -“ NOT 2 of the second trigger 4 of information recording resolution and with the output of the first the element "And -" is NOT the third trigger 5 permission to erase information. The output of the second element “AND -“ rtE 2 flip-flop 3 is connected to the input of the second element “AND -“ NOT 2 flip-flop 5, and the output of the second element “AND -“ NO 2 flip-flop 5 is connected to the input of the first element “AND -“ HH 1 flip-flop 4 .

Выход первого элемента «И - «НЕ 1 триггера 4 предыдушего разр да регистра соединен с входом первого элемента «И - «НЕ 1 триггера 5 данного разр да, а выход второго элемента «И - «НЕ 2. триггера 4 и выход второго элемента «И - «Ht. триггера 5 предыдущего разр да соединены с входами второго элемента «и - «НЕ 2 триггера 4 данного разр да.The output of the first element “AND -“ NOT 1 trigger 4 of the previous register bit is connected to the input of the first element “AND -“ NOT 1 trigger 1 of this bit, and the output of the second element “AND -“ NOT 2. trigger 4 and the output of the second element “ And - “Ht. trigger 5 of the previous bit is connected to the inputs of the second element "and -" NOT 2 trigger 4 of this bit.

Входы нервого элемента «И - «НЕ 1 триггера 3 каждого разр да регистра соединены с шинами b установки регистра в начальное состо ние, а входы второго элемента «И - «НЕ 2 триггера ci каждого разр да соединены с шинами / записи информации параллельным кодом. Вход элемента «И - «НЕ 2 триггера 4 и .вход элемента «И - «НЕ 1 триггера 5 первого разр да соединены с шинами 8 записи информации последовательном кодом. Вход элемента «И - «НЕ 2 триггера 4 и ъход элемента «И - «НЕ 1 триггера 5 каждого разр да регистра соединены с шиной 9 тактовых импульсов сдвига.The inputs of the nerve element "AND -" NOT 1 trigger 3 of each register bit are connected to the tires b setting the register to the initial state, and the inputs of the second element "AND -" NOT 2 trigger ci each bit are connected to the bus / record information with a parallel code. The input of the element “AND -“ NOT 2 triggers 4 and the input of the element “AND -“ NOT 1 trigger 5 of the first bit are connected to buses 8 of the information recording with a serial code. The input element "And -" NOT 2 trigger 4 and the input element "And -" NOT 1 trigger 5 of each register bit is connected to the bus 9 clock shift pulses.

Регистр сдвига работает следующим образом .The shift register works as follows.

После подачи на шины 6 установки регистра в начальное состо ние импульса отрицательной пол рности на выходах элементовAfter a register is fed to the bus 6 in the initial state, a negative polarity pulse is output

«И - «НЕ 2 триггеров 3 каждого разр да установитс нулевой потенциал, а на выходах элементов «И - «НЕ 2 триггеров 4 и выходах элементов «И - «НЕ 1 триггеров 5 5 каждого разр да установитс единичный потенциал (импульсы iHa тактовой шине 9 отсутствуют ). На выходах элементов «И - «НЕ 2 триггеров 5 устанавливаетс единичный потенциал разрешени стирани информации, а на выходах элементов «И - «НЕ 1 триггеров 4 - нулевой, потенциал, запрещающий ложную запись информации в регистр."AND -" NOT 2 triggers 3 each potential will set zero potential, and the outputs of the elements "AND -" NOT 2 triggers 4 and outputs of the elements "AND -" NOT 1 triggers 5 5 each discharge will set a single potential (iHa pulses to the clock bus 9 are missing). At the outputs of the elements "AND -" NOT 2 triggers 5, the unit potential of erasing information is set, and at the outputs of the elements "AND -" NOT 1 triggers 4 - zero, the potential prohibiting false recording of information in the register.

Запись информации в регистр параллельным кодом осуществл етс подачей на соответствующие шины 7 записи информации параллельным кодом импульсов отрицательной пол рности.Writing information into the register with a parallel code is carried out by applying to the respective buses 7 information recordings with a parallel code of pulses of negative polarity.

Запись информации последовательным кодом осуществл етс подачей на шины 8 записи информации последовательным кодом парофазной информационной последовательности в моменты по влени на шине 9 тактовых импульсов сдвига положительной пол рности. В эти же моменты осуществл етс перезаписьInformation is recorded by a sequential code by applying information to the buses 8 to write information by a sequential code of the vapor-phase information sequence at the instant of appearance on the bus 9 clock pulses of positive polarity. At the same time, overwriting is performed.

5 информации с разр да на разр д.5 information from bit to bit

Триггеры 4 и 5 каждого разр да регистра вл ютс элементами пам ти предыдущего состо ни разр да во врем перезаписи информации и продвижени ее по регистру.The triggers 4 and 5 of each register bit are the memory elements of the previous state of the bit during the rewriting of information and its advancement in the register.

0 Благодар соединени м, введенным между разр дами и в каждом разр де регистра, обеспечиваетс четка последовательность срабатывани элементов разр дов регистра, следующих друг за другом. Состо ни элементов пам ти каждого разр да триггеров 4, 5 измен ютс лишь после окончани действи очередного тактового импульса сдвига на шине 9. Тем самым исключаетс возможность потери информации прИ перезаписи с разр да0 Thanks to the connections entered between the bits and in each bit of the register, a clear sequence of operation of the elements of the register bits following each other is provided. The states of the memory elements of each bit of the flip-flops 4, 5 change only after the end of the next shift pulse pulse on the bus 9. This eliminates the possibility of losing information when overwriting from the bit

Q на разр д. Следовательно, рассматриваема схема не накладывает никаких ограничений на разброс времени переключени составл ющих ее элементов и не требует введени дополнительных элементов задержки тактовыхQ per bit. Consequently, the scheme under consideration does not impose any restrictions on the variation of the switching time of its constituent elements and does not require the introduction of additional delay elements

5 импульсов сдвига предыдущих разр дов по отношению к импульсам сдвига последующих разр дов. Быстродействие предлагаемого регистра определ етс максимальным временем переключени элементов, вход щих в один5 shift pulses of the previous bits in relation to the shift pulses of the subsequent bits. The speed of the proposed register is determined by the maximum switching time of elements included in one

Q разр д регистра. Съем информации с любого разр да регистра производитс с выхода элемента «И - «НЕ 2 триггера 3.Q bit of register. Information is collected from any register bit from the output of the element "AND -" NOT 2 Triggers 3.

При необходимости использовани схемы в качестве кольцевого регистра, первый разр дIf it is necessary to use the circuit as a ring register, the first bit

5 регистра соедин етс с последним через шины и записи информации последовательным кодом аналогично соединению между собой любой пары разр дов.Register 5 is connected to the latter via bus and serial information recordings, similar to the connection between any pair of bits.

Предмет изобретени Subject invention

Однотактный регистр сдвига, содержащийA one-shift shift register containing

в каждом разр де три триггера, каждый изEach bit has three triggers, each of

65 которых состоит из двух потенциальных логических элементов «И - «НЕ, шины установки регистра в начальное состо ние, шины записи ннформации последовательным кодом, шины записи информации параллельным кодом , причем шина установки в начальное состо ние подключена к входам первых элементов «И - «НЕ .первых триггеров каждого разр да, к входам вторых элементов «И - «НЕ которых подсоединены шины записи параллельным КОДОМ, шины записи последовательным кодом подключены к лервым входам элементов «И - «НЕ второго и третьего триггеров первого разр да регистра, к вторым входам которых подключена шина тактовых импульсов, отличающийс тем, что, с целью повышени быстродействи и надежности работы регистра, выход второго элемента «И - «НЕ первого триггера каждого разр да соединен с входом второго элемента «И - «НЕ третьего триггера этого же разр да , выход второго элемента «Н - «НЕ третьего триггера предыдущего разр да подсоединен к входу второго элемента «И - «НЕ второго триггера данного разр да, выход второго элемента «И - «НЕ второго триггера предыдущего разр да подсоединен к второму входу второго элемента «И - «НЕ второго триггера данного разр да, а выход первого элемента «И - «НЕ второго триггера предыдущего разр да подключен к входу первого элемента «И - «НЕ третьего триггера данного разр да.65 of which consists of two potential logical elements "AND -" NOT, the register setup bus in the initial state, information write bus with a serial code, information recording bus with a parallel code, the setup bus in the initial state is connected to the inputs of the first AND - " NOT. The first triggers of each bit, to the inputs of the second elements “AND -“ NOT which the recording buses are connected by a parallel CODE; write buses with a serial code are connected to the left inputs of the elements “AND -“ NOT the second and third triggers of the first A register register, to the second inputs of which a clock bus is connected, characterized in that, in order to increase the speed and reliability of the register, the output of the second element "AND -" NOT the first trigger of each bit is connected to the input of the second element "AND -" the third trigger of the same bit, the output of the second element “H -“ NOT the third trigger of the previous bit is connected to the input of the second element “AND -“ NOT the second trigger of the given bit, the output of the second element “And -“ NOT the second trigger of the previous bit is connected to the second input of the second element “AND -“ NOT the second trigger of the given bit, and the output of the first element “AND -“ NOT the second trigger of the previous bit is connected to the input of the first element “AND -“ NOT the third trigger of the given bit.