Изобретение относитс к области импульсной техники. По основному авт.св. 285047 известно устройство формировани ш шульса.содержащее входной триггер триггер формировани выходного сигнала и триггер пам ти. Педостатком известного устройства вл етс невозможность получе ни заданного числа импульсов с заданной длительностью. С целью расширени функциональ ных возможностей в предлагаемом устройстве между нулевым выходом триггера пам ти и единичным входом входного триггера включен блок задержки по заднему фронту импульса, выполненный на двух последовательно соединенных инверторах с конденсатором , включенным между общей точ кой соединени инверторов и общей шиной, а между единичным выходом триггера формировани выходного импульса и единичным входом триггера пам ти включен блок задержки по переднему фронту шшульса, выполненный на четырех последовательно соединенных инверторах с конденсатором, включенным между общей точкой соединени второго и третьего инверторов и общейчшиной. На чертеже дана блок-схема предлагаемого устройства формировани одиночного импульса. Устройство содержит входной триггер I, триггер 2 формировани выходного сигнала, триггер 3 пам ти , блок 4 задержки по заданному фронту импульса, состо щий из инверторов 5,6 и конденсатора 7, и блок 8 задержки по переднему фронту импульса , состо щий из инверторов 9-12 и конденсатора 13. Устройство имеет выходы 14 и 15, входы 16 и 17 Устройство работает следующим образом. На вход 16 подаетс управл ющий сигнал, от которого сраоатывает и переходит в нулевое состо ние входной триггер I, тем самьо разреша срабатывание триггера 2 от первого, после подачи сигнала управлени , импульса синхронизации. Триггер 3 переходит в нулевое состо ние , перевод в нулевое состо ние и триггер пам ти, блок задержки по заднему фронту через врем t переводит в нулевое состо ние триг гер I, который, в свою очередь, пе реходйт в единичное состо ние. За Bpeivis i на выходе триггера 2, вл ющегос первым выходом уст ройства, по вл етс п импульсов, по длительности разных длительности входных импульсов синхронизации на втором выходе устройства по вл етс п игушульсов длительностью - : ; .где - длительность импульсов син хронизации на входе 16; - длительность импульсов на вто ром выходе. Длительность I определ етс конденсатором 13 блока 8 (переход из логического О к логической В течетше времени t триггер I удерживаетс в нулевом состо ниии обеспечивает прохождение п им пульсов длительностью t на выход 14 и п шшульсов длительностью j на второй выход. После перехода триггера I в единичное состо ние триггер 3 от п + I импульса не срабатывает, В предлагаемом устройстве возожно получение как одиночного имульса длительностью «Г на выходе 14,так и длительностью на выхое 15, а также заданного числа импульсов длительностью Г на выходе 14 и длительностью i на выходе 15,Количество импульсов определ етс конденсатором 7, длительность импульсов на выходе 15 - конденса « -v t: ором 13, Предмет изобретени Устройство формировани одиночного импульса по авт,св.)& 285047, отличающеес тем, что, с целью расширени функциональных возможностей, глежду нулевым выходом триггера пам ти и единичным входом входного триггера включен блок задержки по заднему, фронту импульса, выполненный на двух последовательно соединенных инверторах с конденсатором, включенным ме еду общей точкой соединени инверторов и общей шиной, а между единичныгл выходом триггера формировани выходного импульса и единичны1л входом триггера пагл ти включен блок задержки по переднему фронту импульса, выполненный на четырех последовательно соединенных инверторах с конденсатором, включенны1 /1 между общей точкой соединени второго и третьего инверторов и общей Ш1шой.The invention relates to the field of pulsed technology. According to the main auth. 285047, a device for generating a Schulser; an input trigger for generating an output signal and a memory trigger are known. The disadvantage of the known device is the impossibility of obtaining a predetermined number of pulses with a given duration. In order to expand the functional capabilities in the proposed device, a delayed edge of the pulse, performed on two inverters connected in series with a capacitor connected between the common point of the inverters and the common bus, is connected between the zero memory trigger output and the single trigger input input. a single output trigger of the formation of the output pulse and a single input of the memory trigger included a delay block on the leading edge of the pulse that was executed on four successors of inverters connected with a capacitor connected between the common point connecting the second and third inverters and obscheychshinoy. The drawing is a block diagram of the proposed device for forming a single pulse. The device contains an input trigger I, an output signal generating trigger 2, a memory trigger 3, a delay unit 4 on a predetermined pulse edge, consisting of inverters 5.6 and a capacitor 7, and a delay block 8 on a leading edge pulse, consisting of inverters 9 -12 and the capacitor 13. The device has outputs 14 and 15, inputs 16 and 17 The device operates as follows. A control signal is fed to input 16, from which the input trigger I triggers and goes to the zero state, thereby enabling triggering of trigger 2 from the first, after the control signal, a synchronization pulse. The trigger 3 goes to the zero state, the transition to the zero state and the memory trigger, the block of delay on the falling edge through time t converts the trigger state I to the zero state, which, in turn, transits into a single state. For Bpeivis i, at the output of flip-flop 2, which is the first output of the device, n pulses appear, the duration of the different durations of the input synchronization pulses at the second output of the device appears n blush duration -:; . where - the duration of synchronization pulses at the input 16; - pulse duration at the second output. The duration I is determined by the capacitor 13 of block 8 (the transition from logical O to logical B over time t, trigger I is held in the zero state and ensures the passage of n pulses of duration t to output 14 and n pulse of duration j to the second output. After the trigger I switches to single state trigger 3 from n + I pulse does not work, In the proposed device, it is possible to receive both a single pulse with a duration of G at exit 14, and a duration of output 15, as well as a specified number of pulses of duration G at the output 14 and duration i at output 15; The number of pulses is determined by a capacitor 7; the duration of the pulses at output 15 is condensation ' -v t: rec 13, the subject of the invention. A single pulse shaping device according to aut., St.) & 285047, characterized in that, in order to expand the functionality, a zero memory trigger output and a single input trigger trigger are enabled by a delayed-back delay pulse terminal, made on two series-connected inverters with a capacitor connected by a common inverter connection point and common bus, and between the unit output of the trigger of formation of the output pulse and the unit input of the trigger of the trigger, the delay unit on the leading edge of the pulse is applied on four Inverters with capacitor connected 1/1 between the common point of connection of the second and third inverters and the common point.
LI LI
ПP
PitPit
/J/ J
JJ