SU428309A1 - Приемное устройство для измеренияхарактеристики группового временизапаздывания - Google Patents

Description

Изобретение относитс  к области измерительной техники и может быть использовано дл  измерени  и документальной записи относительной частотной характеристики группового времени запаздывани  в каналах св зи на фиксированных частотах.

Известно приемное устройство дл  измерени  характеристики групнового времени запаздывани , основанное на измерении разности фаз между огибающими сигналов, чередующимис  во времепи, содержащее пепь из последовательно соединенных согласующего каскада, узла выделени  измерительного сигнала и узла задержки, узел формировани  синхросигналов , кварцевый генератор импульсов с делителем частоты, генератор имнульса сброса, триггер, интегратор, ключ и узел индикации с узлом документировани .

Однако известное устройство имеет недостаточную точность измерени , кроме того, нельз  обеспечить оперативную оценку и запоминание фазового сдвига.

С целью повышени  точности измерени  и обеспечени  возможности оперативной оценки и запоминани  фазового сдвига в предлагаемое устройство введены два блока фазировани , к измерительным входам которых подключен выход узла задержки, к синхронизирующим входам Первого блока непосредственно, а второго через инвертор подключен выход узла формировани  синхросигналов, причем измерительные выходы обоих блоков, первого непосредственно, а второго через инвертор, а также их занрещающие выходы присоединены к введенной четырехвходовой вычитающей схеме совпадени , выход которой св зан с узлом индикации непосредственно, а узлом документировани  через последовательно соединенные интегратор и ключ, управл емый триггером , один из входов которого подключен к шине сброса, а другой - к запрещающему выходу второго блока фазировани , при этом к стартовому входу узла индикации через введенный узел выделени  стартового сигнала

присоединен выход согласующего каскада, а его счетный вход соединен с синхронизирующим входом второго блока фазировани , к фазирующему опорному и сбросовому входам обоих блоков фазировани  подключены соответственпо делитель частоты, кварцевый генератор импульсов и генератор импульса сброса , вход которого св зан со вторым входом узла задержки и выходом узла выделени  синхросигнала; каждый из блоков фазировани 

содержит делитель частоты, ко входу которого через схему «ИЛИ подключены два временных селектора, сигнальные входы которых образуют фазирующий и опорный входы блока, к запрещающим входам первого селектора непосредственно , а второго через инвертор присоединен выход фазирующей схемы совпадени , к разрешающему входу второго селектора подключен выход запоминающего триггера, один из входов которого образует сбросовы вход блока, а другой св зан с запускающей схемой совпадени , входы которой  вл ютс  измерительным и синхронизирующим входами блока, при этом к входам фазирующей схемы совпадени  подключены соответственно инвертированный выход делител  частоты, измерительный вход блока и фазирующий триггер, один из входов которого св зан со сбросовым входом блока, а другой,  вл ющийс  запрещающим выходом блока, - с одноименным входом второго селектора, измерительным же выходом блока служит выход делител  частоты .

На фиг. 1 представлена схема нредлагаемого устройства; на фиг. 2 - схема дискретного блока фазировани ; на фиг. 3 - временна  диаграмма напр жений, по сн юща  работу этого устройства.

Устройство состоит из двух дискретных блоков I и 2 фазировани , выполненных по одинаковой схеме. На измерительные входы этих блоков через узел 3 задержки сигнала (УЗС) поступают измерительные сигналы с выхода узла 4 выделени  измерительных сигналов (УВИС), предназначенного дл  выделени  огибающей входного сигнала и преобразовани  напр жени  синусоидальной формы в пр моугольную. Узел 3 разрешает поступление сигналов на входы блоков 1 и 2 после того , как заканчиваетс  переходной процесс в схеме устройства. Дл  синхронной работы с остальными узлами устройства узел 3 св зан с узлом 5 формировани  синхронизирующих сигналов (УФСС), формирующие напр жение посто нного тока в момент поступлени  на вход устройства посылок сигнала средней частоты . Это напр жение используетс  дл  управлени  и синхронизации всех узлов и блоков , вход щих в устройство.

Блок 1 и 2 работает поочередно, поэтому синхронизирующий вход первого из них св зан с выходом узла 5 УФСС непосредственно, а второго - через инвертор 6, при этом выход узла 5 соединен с формирователем 7 импульса сброса.

На оба блока 1 и 2 одновременно поступают высокочастотные импульсы от кварцевого генератора 8 импульсов (КГИ) непосредственно , а также через делитель 9 частоты на два.

Один из блоков фазировани  формирует пр моугольные импульсы (меандр) с частотой, равной частоте огибающей, и с фронтами, временное положение которых точно (с точностью до периода следовани  импульсов на выходе кварцевого генератора) совпадают с моментами перехода огибающей посылок средней частоты, а другой - с моментами перехода огибающей посылок измерительных частот.

Разность фаз между двум  сери ми импульсов определ етс  при помощи вычитающей

схемы совпадени  10, один выход которой св зан измерительным выходом блока 1 через инвертор 11, а другой - с таким же выходом блока 2 неносредственно.

Длительность импульсов, полученных на выходе схемы совпадени  10, преобразуетс  в узле индикации 12 в цифровой дес тичный код, который отображаетс  на цифровом табло как результат измерени  группового времени запаздывани  в соответствующей точке характеристики. Последн   (значение измерительной частоты) определ етс  блоком индикации частоты узла, на один вход которого поступает импульс с узла 13 выделени  стартового сигнала, выполненного аналогично схеме узла 5, но настроенного на первую измерительную частоту, а на другой - синхронизирующий сигнал с выхода узла 5 через инвертор 6. Выход вычитающей схемы совпадени  10 через интегратор 14, преобразующий последовательность пачек импульсов с широтноимпульсной модул цией в напр жение посто нного тока, один из входов св заны с устройством документировани  16, в качестве которого может быть иснользован двухкоординатный самописец, а другой вход ключа 15 подсоединен к запрещающему выходу блока 2 через триггер 17. Входной сигнал подаетс  на вход всего приемного устройства через согласующий каскад 18.

Каждый из блоков фазировани  1 и 2 (фиг. 2) содержит делитель 19 частоты, со входом которого через собирательную схему 20 и временные селекторы 21 и 22 св заны соответственно опорный и фазирующий входы блока. Начало фазировани  фиксируетс  запоминающим триггером 23, св занным своим выходом с селектором 21, а конец - фазирующим триггером 24, при этом к одному из входов триггера 23 подсоединена запускающа  схема совпадени  25. Фазирующа  схема совпадени  26 формирует импульс с длительностью, равной удвоенному сдвигу фаз (ошибки) между сигналом на выходе делител  19 и измерительного сигнала на входе блока, при этом выход фазирующей схемы совпадени  26 соединен с временным селектором 22 непосредственно, а с селектором 21-через инвертор 27. В течение времени, равного длительности этого импульса, на вход делител  19 через селектор 22 проход т импульсы деленной частоты от кварцевого генератора 8, в результате чего осуществл етс  задержка фазы импульса на выходе делител  19 на величину ошибки, точное уравнение фаз измерительного сигнала на входе блока и сигнала на выходе делител  частоты 19. Выход делител  19 соединен с одним из входов фазирующей схемы совпадени  26 через инвертор 28.

Работает устройство следующим образом.

Неред каждой посылкой измерительной частоты с выхода испытуемого объекта на вход устройства поступают посылки средней частоты (фиг. 3,а).

Прошедший через согласуюший каскад 18 сигнал средней частоты детектируетс  (фиг. 3, б) и сильно ограничиваетс  по амплитуде (фиг. 3, б). В момент поступлени  сигнала средней частоты на выходе узла 5 выдел етс  сигнал посто нного тока, который подготавливает запускающую схему совпадени  25 в блоке 1 и запрещает работу схемы в блоке 2. Из переднего фронта этого сигнала формирователем 7 импульсов сброса формируетс  импульс , который сбрасывает в исходное состо ние делитель 19, триггер 24, подготавливающий фазирующую схему совпадени  26, и триггер 23, в результате чего закрываетс  временной селектор 21, и поступление высокочастотных импульсов на вход делител  19 прекращаетс .

Через врем  задержки (фиг. 3, в) на измерительный вход блока 1 поступает последовательность пр моугольных импульсов, сформированных из огибающей сигнала средней частоты . Передним фронтом первого импульса, поступающего с выхода запускающей схемы совпадени  25, опрокидываетс  триггер 23, который открывает селектор 21, в результате чего на выходе делител  19 по вл етс  передний фронт импульса деленной частоты (фиг. 3,д). Последний через инвертор 28 поступает на один из входов схемы совпадени  26, на другой вход которой в этот момент поступает первый импульс сигнала, сформированного из огибающей, с отставанием заднего фронта (фиг. 3,0) из-за смещени  порога ограничени  усилител -ограничител .

В результате вычитани  длительностей импульсов , поступющих на вход схемы совпадени  26, на ее выходе по вл етс  импульс (фиг. 3, е) длительностью, равной удвоенному смещению середин входных импульсов. Передним фронтом выходного импульса опрокидываетс  триггер 24, закрывающий схему совпадени  26, временной селектор 21 и открывающий на врем , равное длительности этого импульса (фиг. Зе), селектор 22. При этом на вход делител  частот 19 поступают высокочастотные импульсы частоты, деленной на два, второй импульс на выходе делител  19 смещаетс  в стороны отставани  так, что середины, следовательно , и точки перехода через нуль огибающей и импульсов на выходе делител  частоты 19 точно совпадают по времени.

Сфазированный таким образом сигнал пр моугольной формы (меандр), точно совпадающий по фазе с огибающей посылки средней частоты, поступает далее через инвертор 11 на схему совпадени  10.

При поступлении на вход устройства посылки измерительных частот на выходе блока 2 по вл етс  сигнал пр моугольной формы (меандр), точно совпадающий по фазе с огибающей посылки измерительных частот (фиг. 3, ж, 3, и) и поступающий далее на вход схемы совпадени  10. На выходе последней по вл етс  сери  импульсов с длительностью, равной временному интервалу между передними фронтами поступающих с измерительных выходов в блоках 1 и 2 сигналов.

При поступлении на вход устройства всех посылок остальных измерительных частот на выходе схемы совпадени  10 получаем серию пачек импульсов, представл ющую собой сигнал с широтно-импульсной модул цией этих пачек. Модулирующей функцией этого сигнала  вл етс  характеристика группового времени

запаздывани  в дискретных точках.

С выхода схемы совпадени  10 сформированна  таким образом последовательность импульсов одновременно поступает на узел 12 индикации дл  преобразовани  длительности импульсов в цифровой код и отображени  его на цифровом индикаторе, а также через интегратор 14, выдел ющий огибающую с широтно-импульсной модул цией и ключ 15 на устройство документировани  16.

Характеристика группового времени запаздывани , получаема  при документировании, представл ет собой прерывистую кривую, точки разрыва которой определ ют точку (частоту ) на оси абсцисс, а положение отрезка лнНИИ- значение группового времени запаздывани  по оси ординат.

Сигналы, поступающие на схему совпадени  10 и триггер 17 с запрещающих выходов блоков 1 и 2 играют вспомогательную роль и

обеспечивают прохождение сигнала на узел 12 индикации и устройство документировани  16 после того, как заканчиваетс  фазирование сигналов на выходах делителей 19 в блоках 1 и 2.

Дл  возможности определени  номера посылки измерительной частоты на выходе испытуемого объекта с помощью узла 13 выдел етс  стартовый сигнал в момент поступлени  на вход устройства посылки первой измерительной частоты, разрешающий работу распределител  блока индикации частоты. В качестве продвигающих импульсов дл  распределител  используютс  инвертированные синхронизирующие импульсы узла 5. обеспечивающие индикацию частоты во врем  приема посылок измерительных частот.

Предмет изобретени 

50

1. Приемное устройство дл  измерени  характеристи си группового вреА1ени запаздывани , основанное на измерении разности фаз между огибающими сигналов, чередующимис  во времени, содержащее цепь из последовательно соединенных согласующего каскада, узла выделени  измерительного сигнала и узла задержки, узел формировани  синхросигналов , кварцевый генератор импульсов с делителем частоты, генератор импульса сброса, триггер, интегратор, ключ и узел индикации с узлом документировани , отличающеес  тем, что, с целью повышени  точности измерени , введены два блока фазировани , к измерительным входам которых подключен выход узла задержки, к синхронизирующим входам первого блока непосредственно, а второго через инвертор подключен выход узла формировани  синхросигналов, причем измерительные выходы обоих блоков, первого непосредственно , а второго через инвертор, а также их запрещающие выходы присоединены к веденной четырехвходовой вычитающей схеме совпадени , выход которой св зан с узлом индикации непосредственно, а узлом документировани  - через последовательно соединенные интегратор и ключ, управл емый триггером, один из входов которого подключен к шине сброса, а другой - к запрещающему выходу второго блока фазировани , при этом к стартовому входу узла индикации через введенный узел выделени  стартового сигнала присоединен выход согласующего каскада, а его счетный вход соединен с синхронизирующим входом второго блока фазировани , к фазирующему опорному и сбросовому входам обоих блоков фазировани  подключены соответственно делитель частоты, кварцевый генератор импульсов и генератор импульса сброса, вход которого св зан со вторым входом узла задержки и выходом узла выделени  синхросигнала. 2. Устройство по п. 1, о т л ич а ю щее   тем, что, с целью обеспечени  возможности оперативной оценки и запоминани  фазового сдвига, каждый из блоков фазировани  содержит делитель частоты, ко входу которого через схему «ИЛИ подключены два временных селектора, сигнальные входы которых образуют фазирующий и опорный входы .блока, к запрещающим входам первого селектора пепосредственно , а второго через инвертор присоединен выход фазирующей схемы совпадени , к разрешающему входу второго селектора подключен выход запоминающего триггера, один из входов которого образует сбросовый вход блока, а другой св зан с запускающей схемой совпадени , выходы которой  вл ютс  измерительным и синхронизирующим входами блока, при этом к входам фазирующей схемы совпадени  подключены соответственно инвертированный выход делител  частоты, измерительный вход блока и фазирующий триггер, один из входов которого св зан со сбросовым входом блока, а другой  вл ющийс  запрещающим выходом блока, - с одноименным входом второго селектора, измерительным же выходом блока служит выход делител .

rfCKHDO ЧЗ--ООС D

гз

L- гг

г / / / r / / / / л / /л / / r /

VT чу v 17 y 7 v7 ч:ку vy ХУ vy к vy V/ y M