SU1709295A1 - Input/output device - Google Patents

Input/output device Download PDF

Info

Publication number
SU1709295A1
SU1709295A1 SU904833830A SU4833830A SU1709295A1 SU 1709295 A1 SU1709295 A1 SU 1709295A1 SU 904833830 A SU904833830 A SU 904833830A SU 4833830 A SU4833830 A SU 4833830A SU 1709295 A1 SU1709295 A1 SU 1709295A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
input
outputs
output
information
Prior art date
Application number
SU904833830A
Other languages
Russian (ru)
Inventor
Игорь Николаевич Сметанин
Юрий Петрович Рукоданов
Леонид Вольфович Друзь
Original Assignee
Научно-производственное объединение "Кибернетика"
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Научно-производственное объединение "Кибернетика" filed Critical Научно-производственное объединение "Кибернетика"
Priority to SU904833830A priority Critical patent/SU1709295A1/en
Application granted granted Critical
Publication of SU1709295A1 publication Critical patent/SU1709295A1/en

Links

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано вГ7многоканальных системах ввода и регистрации информации. Цель изобретени  - расширение области применени  устройства. Устройство содержит входы 1.1-1.п. 2, 3, 4.1- 4.П, триггеры 5.1-5.П, 6, демультиплексор 7, счетчик 8,'мультиплексор 9, суммирующий блок 10, коммутатор 11, регистр 12. мультиплексор 13, демультиплексоры 14, 15, счетчик 16, блок 17 управлени , триггеры 18.1-18.п, коммутатор 19, блок 20 пам ти, регистр 21, мультиплексор 22, демультип,- лексор 23, дешифраторы 24, 25, элемент ИЛИ-НЕ 26, выходы 27, 28, вход 29. При вводе информаци  от каналов по входам 4,1-4.п через мультиплексор 9 подаетс  в блок 20 пам ти, запросы на ввод подаютс  на триггеры 5.1-'5.п. Опрос входов 4.1-4.П и триггеров 5.1-5.П через мультиплексоры 13, 9 производитс  счетчиком 8. Подсчет числа(/Сс<N <аThe invention relates to computing and can be used in multi-channel information entry and recording systems. The purpose of the invention is to expand the scope of the device. The device contains inputs 1.1-1.p. 2, 3, 4.1- 4.P, triggers 5.1-5.P, 6, demultiplexer 7, counter 8, multiplexer 9, summing unit 10, switch 11, register 12. multiplexer 13, demultiplexers 14, 15, counter 16, control block 17, triggers 18.1-18. p, switch 19, memory block 20, register 21, multiplexer 22, demultiplex, lexor 23, decoders 24, 25, OR-NOT element 26, outputs 27, 28, input 29. When entering information from the channels, the inputs 4.1-4. N through the multiplexer 9 are fed to the memory block 20, the input requests are sent to the triggers 5.1 to 5. n. Polling of inputs 4.1-4. P and triggers 5.1-5. P through multiplexers 13, 9 is performed by a counter 8. Count the numbers (/ Cc < N < a

Description

байтов, прин тых от каналов, обеспечиваетс  суммирующим блоком 10, коммутатором 11 и регистром 12. Режим ввода/вывода задаетс  демультиплексором 14. Признаки конца массива каналов при вводе вы вл ютс  дешифратором 24, и через демультиплексор 15 устанавливаютс  соответствующие триггеры 18. Триггеры 18 опрашиваютс  счетчиком 16 и мультиплексором 28, который включает устройство регистрации. Сигт, налы запросов при вводе информацииthe bytes received from the channels are provided by the summing unit 10, the switch 11 and the register 12. The input / output mode is set by the demultiplexer 14. The signs of the end of the channel array are entered by the decoder 24, and the corresponding triggers 18 are set through the demultiplexer 15. The triggers 18 are polled counter 16 and multiplexer 28, which includes a recording device. Cigt, requests for information input

поступают через входы 2 на триггер 6, который также опрашиваетс  мультиплексором 13. Признаки конца массива каналов при выводе анализируютс  дешифратором 25, который вместе с дешифратором 24 через элемент ИЛИ-НЕ 26 управл ет обнулением  чеек регистра 12. Адреса  чеек блока 20 пам ти задаютс  счетчиками 8, 16 через коммутатор 19 и регистром 12. Ци.клы ввода и вывода информации из блока 20 пам ти организуютс  блоком 17 управлени . 4 ил.pass through inputs 2 to trigger 6, which is also interrogated by multiplexer 13. Signs of the end of the channel array at output are analyzed by decoder 25, which together with decoder 24 through the OR-NE element 26 controls resetting of the cells of register 12. The addresses of the cells of memory block 20 are specified by counters 8, 16 through the switch 19 and the register 12. The digital inputs for input and output of information from the memory block 20 are organized by the control block 17. 4 il.

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных системах ввода и регистрации информации.The invention relates to computing and can be used in multi-channel information input and recording systems.

Известно устройство дл  ввода информации , содержащее регистр, коммутатор, блок управлени , счетчик, мультиплексор, группу счетчиков, блок пам ти.A device for inputting information is known, comprising a register, a switch, a control unit, a counter, a multiplexer, a group of counters, a memory block.

Данное устройство обеспечивает ввод только однобитовой информации от дискретныхдатчиков , причем режим считывани  информации из блока пам ти обеспечиваетс  только после накапливани  определенного числа битов в приемных.счетчиках, что ограничивает область применени  устройства и увеличивает врем  вывода информации .This device provides input of one-bit information from discrete sensors, and the mode of reading information from the memory block is provided only after accumulating a certain number of bits in the receiver counters, which limits the scope of application of the device and increases the time for output of information.

Наиболее близким к предлагаемому  вл етс  устройство дл  вывода информации, .содержащее блок пам ти, коммутатор, первый и второй счетчики, регистр, первый и втррой-дешифраторы. блоки управлени .Closest to the present invention is a device for outputting information, comprising a memory block, a switch, the first and second counters, a register, the first and the second decoders. control units.

В известном устройстве ввод информации в параллельных кодах осуществл етс  только псгодному каналу, а в качестве исполнительного устройства при выводе инфор . мации используетс  печатающее устройство, что не позвол ет примен ть известноеустройство в многоканальных системах ввода информации с другими устройствами регистрации, ограничивает область его использовани .In the known device, information is entered in parallel codes only by the usable channel, and as an actuating device in the output of information. This device uses a printing device, which prevents the use of a known device in multichannel data entry systems with other recording devices, which limits its use.

Цель изобретени  - расширение области применени  устройства за счет ввода информации от нескольких каналов с независимым выводом ее на регистрирующее устройство.The purpose of the invention is to expand the field of application of the device by inputting information from several channels with its independent output to a recording device.

Поставленна  цель достигаетс  тем, что в устройство дл  ввода и вывода информации , содержащее триггер вывода, первый и .второй счетчики, выходы которых соединены с информационными входами первого коммутатора, выходы которого соединены с первыми адресными входами блока , выходы которого соединены с информационными входами первого регистра, выходы которого соединены с первыми выходами устройства и входами первого дешифратора , второй дешифратор, и блок управлени , введены перва  группа триггеров ввода, втора  группа триггеров признака конца массива, пеовый, второй и третий мультиплексоры, первый, второй, третий иThe goal is achieved by the fact that the device for input and output of information containing the output trigger, the first and second counters, the outputs of which are connected to the information inputs of the first switch, the outputs of which are connected to the first address inputs of the block, the outputs of which are connected to the information inputs of the first register , the outputs of which are connected to the first outputs of the device and the inputs of the first decoder, the second decoder, and the control unit, entered the first group of input triggers, the second group of characteristic triggers end of array, pew, second and third multiplexers, first, second, third and

четвертый демультиплексоры, суммирующий блок, второй коммутатор, второй реri/iCTp , элемент ИЛИ-НЕ, причем группа первых входов устройства соединена с единичными входами триггеров ввода первойthe fourth demultiplexers, the summing unit, the second switch, the second ri / iCTp, the element OR NOT, the group of the first inputs of the device connected to the single inputs of the first trigger input

группы, второй вход устройства - с единичным входом триггера вывода, выходы триггеров ввода первой группы и триггера вывода соединены с информационными входами первого мультиплексора, выход которого соединен с управл ющим входом первого счетчика и управл ющим входом блока управлени , тактовый вход которого объединен с тактовыми входами первого и второго счетчиков и третьим входом устройства , группа четвертых входов которого соединена с информационными входами второго мультиплексора, адресные входы которого соединены с выходами первого счетчика и адресными входами первогоthe group, the second input of the device with the single input of the output trigger, the outputs of the input trigger of the first group and the output trigger are connected to the information inputs of the first multiplexer, the output of which is connected to the control input of the first counter and the control input of the control unit whose clock input is combined with the clock inputs the first and second counters and the third input of the device, the group of fourth inputs of which is connected to the information inputs of the second multiplexer, whose address inputs are connected to the outputs of ne left counter and address inputs of the first

мультиплексора, и первого демультиплексора , выходы которого соединены с входами установки в нуль триггеров ввода первой группы и триггера вывода, вывода, информационный вход первого демультиплексораmultiplexer, and the first demultiplexer, the outputs of which are connected to the inputs of setting to zero the triggers of the input of the first group and the trigger output, output, information input of the first demultiplexer

соединен с третьим выходом блока управлени  и входом установки в нуль первого регистра , первый выход блоки управлени  соединен с входом обращени  блока пам ти , информационные входы которогосоединены с выходами второго мультиплексора и входами второго дешифратора, выход которого соединен с информационным входом второго демультиплексора. адресными входами подключенного к выходам первогоconnected to the third output of the control unit and the input to the zero setting of the first register; the first output of the control units is connected to the input of the memory block, the information inputs of which are connected to the outputs of the second multiplexer and the inputs of the second decoder, the output of which is connected to the information input of the second demultiplexer. address inputs connected to the outputs of the first

счетчика, а выходами - к единичным входам триггеров признака конца массива второй группы, выходы . которых соединены с информационными входами третьего мультиплексора , адресными входами подключенными к выходам второго счетчика , а выходом- к второму выходу устройства и управл ющему входу второго счетчика, п тый вход устройства соединен с информационным входом третьего демультиплексора , адресными входами подключенного к выходам второго счетчика.а выходами - к входам установки в нуль триггеров признака конца массива второй группы, выходы первого и второго дешифраторов соединены соответствен но с первым и вторым входами элемента ,-НЕ, выход которого соединен с первым входом суммирующего блока и с управл ющим входом второго коммутатора , входы которого соединены с выходами суммирующего блока, выходы коммутатора соединены с информационными входами второго регистра, управл ющие входы записи и чтени  которого объединены с выходом первого коммутатора, а тактовый вход второго регистра соединен с вторым выходом блока управлени , выходы второго регистра соединены с группой вторых входов суммирующего блока и вторыми адресными входами блока пам ти, вход установки режима которого объединены с ул .равл ющим входом первого коммутатора, через согласующий резистор - с шиной источника питани  и группой выходов четвертого демультиплексора, . адресными входами соединенного с выходами первого счетчика, а информационным входом - с нулевой шиной источника питани .counter, and outputs - to single inputs of triggers of the sign of the end of the array of the second group, outputs. which are connected to the information inputs of the third multiplexer, the address inputs connected to the outputs of the second counter, and the output to the second output of the device and the control input of the second counter, the fifth input of the device connected to the information input of the third demultiplexer, the address inputs connected to the outputs of the second counter.a outputs - to the inputs of setting to zero the triggers of the sign of the end of the array of the second group, the outputs of the first and second decoders are connected respectively with the first and second inputs of the element , -NON, whose output is connected to the first input of the summing unit and to the control input of the second switch, whose inputs are connected to the outputs of the summing block, the switch outputs are connected to the information inputs of the second register, the control write inputs and readings of which are combined with the output of the first switch, and the clock input of the second register is connected to the second output of the control unit, the outputs of the second register are connected to the group of second inputs of the summing block and the second address inputs of the memory block, the input of the re setup which press is combined with the primary input of the first switch, via a terminating resistor with the power supply bus and the output group of the fourth demultiplexer,. address inputs of the first counter connected to the outputs, and information input with a zero power supply bus.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - схема блока управлени ; на фиг. 3 - схема коммутатора; на фиг. 4 - временные диаграммы его работы .FIG. 1 shows a functional diagram of the device; in fig. 2 is a control block diagram; in fig. 3 - switch diagram; in fig. 4 - time diagrams of his work.

Устройство содержит входы 1 запросов на ввод информации, вход 2 запроса на вывод информации, вход тактовый 3, информационные входы 4, группу триггеров 5 ввода, триггер б вывода, первый демультиплексор 7, первый счетчик 8, второй мультиплексор 9, суммирующий блок 10, второй коммутатор 11, второй регистр 12, первый мультиплексор 13, четвертый 14 и второй 15 демультиплексоры, второй счетчик 16, блок 17 управлени , группу триггеров 18 признака конца массива, первый коммутатор 19, блок 20 пам ти, первый регистр 21, третий мультиплексор 22, третий демультиплексор 23, второй 24 и первый 25 дешифраторы, элемент ИЛИ-НЕ 26, группу информацмонЬ ных выходов27, выход 28.уг:равлени  и вход 29 окончани  вывода.The device contains inputs 1 requests to enter information, input 2 requests to output information, input clock 3, information inputs 4, group of input trigger 5, trigger output b, first demultiplexer 7, first counter 8, second multiplexer 9, summing unit 10, second a switch 11, a second register 12, a first multiplexer 13, a fourth 14 and a second 15 demultiplexers, a second counter 16, a control block 17, a group of trigger signs 18 for the array end, a first switch 19, a memory block 20, a first register 21, a third multiplexer 22, third demultiplexer 23 , the second 24 and the first 25 decoders, the element OR-NOT 26, the group of informational outputs 27, the output 28.g: the directions and the input 29 of the output terminal.

Блок 17 управлени  состоит из счетчика 30, дешифратора 31, коммутатора 32 и элемента НЕ 33.The control unit 17 consists of a counter 30, a decoder 31, a switch 32 and an HE element 33.

0Коммутатор 19 содержит элементы НЕ0 Switch 19 contains NOT elements

34, И 35 и 36 и ИЛИ 37.34, and 35 and 36 and or 37.

Элементы, вход щие в состав устройства , выполнены на микросхемах 564-й серии. Регистр 12 выполнен на многоцелевом регистре 564 ИР 11, каждому каналу соответствует  чейка, адресуема  по входам W при вводе информации в регистри по входам R при Считывании информации из регистра, импульс записи подаетс  на вход С регистра . Триггеры 5 предназначены дл  фиксировани  запросов от каналов при вводе информации, триггер 6 - дл  фиксировани  запросов от регистрирующего устройства. Дешифратор 25 вы вл ет признак концаThe elements included in the device are made on 564-series microcircuits. Register 12 is made on a multipurpose register 564 IR 11, each channel corresponds to a cell addressed by inputs W when entering information into a register by inputs R when Reading information from a register, a write pulse is fed to input C of the register. Triggers 5 are designed for recording requests from channels when entering information, trigger 6 for recording requests from a recording device. Descrambler 25 reveals end sign

массива (КМ) при вводе информации от каналов , дешифратор 26 - признак конца массива при вводе информации от каналов. Триггеры 18 фиксируют признаки КМ дл  каждого канала при вводе информации.array (KM) when entering information from the channels, the decoder 26 - a sign of the end of the array when entering information from the channels. Triggers 18 capture CM attributes for each channel as information is entered.

0 Блок 20 пам ти обеспечивает хранение вводимой информации от каналоз. Суммирующий блок 10, коммутатор 11 и регистр 12 считывают число байтов, вводимых или выводимых устройством дл  каждого канала.0 Memory block 20 provides storage of input information from canoza. The summing unit 10, the switch 11 and the register 12 read the number of bytes entered or output by the device for each channel.

5 Счетчик 8 с мультиплексором 13 обеспечивает циклический опрос триггеров 5 и 6; счетчик 16 с демультиплексорам 22 - циклический опрос триггеров 18. Демультиплексор 14устанавливает режим ввода или5 Counter 8 with multiplexer 13 provides cyclical polling of the triggers 5 and 6; counter 16 with demultiplexers 22 - cyclic polling of the trigger 18. The demultiplexer 14 sets the input mode or

0. вывода информации. Демультиплексоры 7 и 23 предназначены дл  установки в нуль соответственно триггеров 5, 6 и 18. Демультиплексор 15 обеспечивает выборку соответствующего из триггеров 18 признака0. output information. Demultiplexers 7 and 23 are designed to be set to zero, respectively, of the triggers 5, 6 and 18. Demultiplexer 15 provides a sample of the corresponding of the triggers 18

5 КМ дл  текущего канала. PervicTp 21 обеспечивает хранение выдаваемых байтов информации . Входы 1 соединены с единичными входами триггеров 5, вход 2-е единичным входом триггера 6. Выходы триггеров 5 и 65 KM for the current channel. PervicTp 21 provides storage of bytes of information issued. Inputs 1 are connected to the single inputs of the triggers 5, the input is the 2nd single input of the trigger 6. The outputs of the triggers 5 and 6

0 соединены с мульт11плексором 13, выход которого соединен с входом блока 17 управлени  и управл ющим входом счетчика S. Тактовые входы, счетчиков 8 и 16 соединены с тактовым входом блока 17 управлени  и0 is connected to a multiplexer 13, the output of which is connected to the input of the control unit 17 and the control input of the counter S. The clock inputs of the counters 8 and 16 are connected to the clock input of the control block 17 and

5 входом 3 устройства. Выходы счетчика 8 соединены с адресными входами мультиплексоров 9 и 13 и демультиплексоров 7, 14 и 15 и коммутатором 19. Выходы мультиплексора 7 соединены с нулевыми входами триггеров 5 и 6. Выходы демультиплексора 14 соединены с согласующим резистором R, входом W/R блока 20 пам ти, управл ющими входами блока 17 управлени  и коммутатора 19. Выходы демультиплексора 155 input 3 devices. The outputs of the counter 8 are connected to the address inputs of multiplexers 9 and 13 and demultiplexers 7, 14 and 15 and the switch 19. The outputs of multiplexer 7 are connected to zero inputs of triggers 5 and 6. The outputs of demultiplexer 14 are connected to a matching resistor R, the input W / R of memory block 20 these control inputs of the control unit 17 and the switch 19. The outputs of the demultiplexer 15

соединены с входами триггеров 18. Выходы счетчика 16 соединены с коммутатором 19, адресными входами мультиплексора 22, демультиплексора 23. Выходы триггеров 18 соединены с входами мультиплексора 22, нулевые входы триггеров 18 - с выходами демультиплексора 23. Выход мультиплексора 22 соединен с выходом 28 и управл ющим входом счетчика 16. Вход 29 соединен с D-входом демультиплексора 23. Входы А соединены с мультиплексором 9, выходы которого соединены с D-входами блока 20 пам ти и дешифратором 24. Выход дешиф-. ратора 24 соединен с элементом ИЛИ-НЕ 26 и D-входом демультиплексора 15. Выходы коммутатора 19 соединены с адресными входами блока 20 паеС1 ти и входами W, R регистра 12. Выходы блока 20 пам ти соединены с регистром 21, выходами подключенного к выходам 27 и дешифратору 25. Выход дешифратора 25 соединен с элементом ИЛИ-НЕ 26, выход которого соединен с коммутатором 11 и входом суммирующего блока 10, последовательно включенного с коммутатором 11 и регистром 12. Выходы регистра 12 соединены с другими входами сумматора 10 и адресными входами блока 20 пам ти. Первый выход блока 17 соединен с нулевым входом регистра 21, второй выходс управл ющим входом блоха 20 пам ти, третий выход - с тактовым входом регистра 12, четвертый выход - с D-входом демультиплексора 7.connected to the trigger inputs 18. The outputs of the counter 16 are connected to the switch 19, the address inputs of the multiplexer 22, demultiplexer 23. The outputs of the trigger 18 are connected to the inputs of the multiplexer 22, the zero inputs of the trigger 18 to the outputs of the demultiplexer 23. The output of the multiplexer 22 is connected to the output 28 and control The input input of the counter 16. The input 29 is connected to the D-input of the demultiplexer 23. The inputs A are connected to the multiplexer 9, the outputs of which are connected to the D-inputs of the memory block 20 and the decoder 24. The output is decrypted. The rator 24 is connected to the element OR-HE 26 and the D-input of the demultiplexer 15. The outputs of the switch 19 are connected to the address inputs of the control unit 20 and the inputs W, R of the register 12. The outputs of the memory unit 20 are connected to the register 21, the outputs connected to the outputs 27 and the decoder 25. The output of the decoder 25 is connected to the element OR NOT 26, the output of which is connected to the switch 11 and the input of the summing unit 10 connected in series with the switch 11 and the register 12. The outputs of the register 12 are connected to other inputs of the adder 10 and the address inputs of the block 20 memory The first output of the block 17 is connected to the zero input of the register 21, the second output to the control flea control input 20 of the memory, the third output to the clock input of the register 12, the fourth output to the D input of the demultiplexer 7.

Устройство работает следующим образом .The device works as follows.

В исходном состо нии все элементы пам ти , триггеры, регистры, счетчики, вход щие в устройство, обнулены (цепи обнулени  не показаны). Ввод информации от каналов в параллельных кодах осуществл етс  по входам 4.1-4.П, г1ри этом по соответствующим входам 1.1-1.П каналы выставл ют импульсные сигналы запросов на йвод информации и соответствующие триггеры 5.1-5.П устанавливаютс  в единичное состо ние. При подаче тактовых импульсов на вход 3 устройства счетчик 8 через мультиплексор 13 опрашивает выходы триггеров 5 и 6, а счетчик 16 через мультиплексор 22 - триггеры 18. При опросе, например, сработанного триггера 5.п на выходе мультиплексора 13 формируетс  сигнал , который останавливает счетчик 8. воздейству  на его управл ющий вход, и запускает блок 17 управлени . На выходах счетчика 8 формируетс  адрес п-го канала. При этом информационные входы 4.п через мультиплексор 9 подключаютс  к D-входам блока 20 пам ти. Адрес п-го канала с выходов счетчика 8 подаетс  на адресные входыIn the initial state, all memory elements, triggers, registers, and counters included in the device are zero (zero chains are not shown). Information input from channels in parallel codes is carried out on inputs 4.1–4. At this, the corresponding inputs 1.1–1. The channels expose impulse signals of requests for information input and the corresponding triggers 5.1–5. The parameters are set to one. When applying clock pulses to the device 3 input, the counter 8 through the multiplexer 13 interrogates the outputs of the flip-flops 5 and 6, and the counter 16 through the multiplexer 22 triggers the 18. When polling, for example, the triggered trigger 5.n, a signal is generated at the output of the multiplexer 13, which stops the counter 8. act on its control input, and starts control block 17. At the outputs of counter 8, the address of the nth channel is generated. In this case, the information inputs 4.p through multiplexer 9 are connected to the D-inputs of the memory block 20. The address of the n-th channel from the outputs of counter 8 is fed to the address inputs.

демультиплексоров 7, 14 и 15 и входы коммутатора 19. Демультиплексор 7 подключает третий выход блока 17 к нулевому входу триггера 5.п. Демультиплексор 15 подключает выход дешифратора 24 к единичному входу триггера 18.п. У демультиплексора 14 выходы, соответствующие адресам группы триггеров 5, объединены через согласующий резистор R с источником питани  иdemultiplexers 7, 14 and 15 and the inputs of the switch 19. The demultiplexer 7 connects the third output of the block 17 to the zero input of the trigger 5.p. The demultiplexer 15 connects the output of the decoder 24 to a single trigger input 18.p. In the demultiplexer, 14 outputs corresponding to the addresses of the trigger group 5 are connected via a matching resistor R with a power source and

0 подключаютс  через демультиплексор14 к нулевой шине этого источника. Поэтому дл  адресов триггеров 5, т.е. дл  каналов ввода информации, на выходах демультиплексора 14 устанавливаетс  нулевой потенциальный0 are connected via demultiplexer 14 to the zero bus of this source. Therefore, for the addresses of the triggers 5, i.e. for input channels, a zero potential is set at the outputs of the demultiplexer 14

5 сигнал, соответствующий режиму ввода информации в блок 20 пам ти. Этот сигнал подаетс  на управл ющий вxoд.W/R блока 20 пам ти и управл ющий вход коммутатора 19, который подключает выходы счетчика 85, a signal corresponding to the mode of inputting information into the memory block 20. This signal is fed to the control input W./R. of the memory unit 20 and the control input of the switch 19, which connects the outputs of the counter 8

0 к первым адресным входам блока 20 пам ти , на вторые адресные входы которого поступает адрес с выходов регистра 12.0 to the first address inputs of the memory block 20, to the second address inputs of which enters the address from the outputs of register 12.

Регистр 12 вместе с суммирующим блоком 10 и коммутатором 11 формируют числоRegister 12 together with the summing unit 10 and the switch 11 form the number

5 байтов дл  каждого канала информации следующим образом.5 bytes for each channel information as follows.

При отсутствии сигналов на выходах дешифраторов 24, 25 на выходе элемента ИЛИ-НЕ 26 формируетс  единичный сигнал,In the absence of signals at the outputs of the decoders 24, 25 at the output of the element OR NOT 26, a single signal is generated,

0 поступающий на вход суммируюиего блока 10 и открывающий коммутатор 11. Суммирующий блок 10 прибавл ет единицу к числу, накапливаемому в соответствующей  чейке регистра 12, Указанна   чейка регистра 120 the input to the summing unit 10 and the opening switch 11. The summing unit 10 adds one to the number accumulated in the corresponding register cell 12, the indicated register cell 12

5 адресуетс  счетчиком 8 в режиме ввода информации по входу регистра 12. Сумма с выходов блока 10 через коммутатор 11 поступает на информационные входы регистра .12 и фиксируетс  в указанной  чейке5 is addressed by the counter 8 in the input information mode for the register 12. The sum of the outputs of block 10 through the switch 11 enters the information inputs of the register .12 and is fixed in the specified cell

0 сигна.аом, подаваемым на С-вход регистра 12 с выхода Ь блока 17 управлени . Эта сумма считываетс  из указанной  чейки регистра 12, адрес задан счетчиком 8 по входам R регистра 12. Считанна  сумма0 signal supplied to the C input of the register 12 from the output b of the control block 17. This amount is read from the indicated register cell 12, the address is given by the counter 8 at the inputs R of the register 12. The amount read

5 поступает на входы суммирующего блока 10 дл  модификации в следующих циклах работы блока 17 управлени  и т.д. Таким образом , при поступлении байтов информации п-го канала в соответствующих циклах блок5 is fed to the inputs of the summing unit 10 for modification in the following cycles of operation of the control unit 17, etc. Thus, when receiving bytes of information of the n-th channel in the corresponding cycles, the block

0 17 управлени  производит запись прин того числа байтов в соответствующую  чейку регистра 12. Код этого числа подаетс  на вторые адресные входы блока20 пам ти. В начальном положении дл.ч п-го канала0 17 control records the received number of bytes in the corresponding cell of the register 12. The code of this number is fed to the second address inputs of the memory block 20. In the initial position for the pth channel

5 на выходах регистра 12 устаноплен нулевой код, соответствующий н /левог- / числу прин тых байтов информации m /пниого канала .5, at the outputs of register 12, a zero code is set, which corresponds to the n / left-to / number of received information bytes of the m / pny channel.

В режиме ввода инс|-о мгЧ1и1 блок 17 вырабатывает три упр. сигналаIn the input mode, the ins | -o mgCh1i1 unit 17 generates three exercises. signal

а, b, с. Сигнал а обеспечивает запись прин того от п-го канала байта информации в блок 20 пам ти по адресу, заданному счетчиком 8 (адрес данного канала) и регистром 12 (число прин тых байтов от данного канала ). Сигнал Ь увеличивает на единицу содержимое  чейки регистра 12, адресованной счетчиком 6. Сигнал с через демультиплексор 7 устанавливает в нуль триггер 5.п. Этим завершаетс  один цмкл вводаинформации. После сброса триггера 5,п снимаетс  сигнал с выхода мультиплексора 13, отключаетс  блок 17 управлени  и снова включаетс  счетчик 8, и через мультиплексор 13 продолжаетс  циклический опрос триггеров 5 и 6. Устройство работает аналогично при поступлении информации от других каналов и срабатывании других триггеров 5. Таким образом, в блоке 20 пам ти в соответствующих зонах пам ти накапливаютс  массивы информации, вводимые от разных каналов. Каждый байт, вводимый от п-го канала, анализируетс  дешифратором 24. При обнаружений байта признака конца массива (например, символа ), на выходе дешифратора 24 формируетс  сигнал, который подаетс  на вход демультиНлексора 15 и вход элемента ИЛИНЕ 26. При опросе п-го канала сигнал дешифратора 24 через демультиплексор 15 устанавливает в.единичное состо ние триггер 18.п, На выходе элемента ИЛИ-НЕ 26 устанавливаетс  нулевой сигнал, который закрывает коммутатор 11 и на входы регистра 12 подаютс  нулевые сигналы. При этом в текущем цикле блока 17 управлени  сигнал Ь устанавливает  чейку п-го канала регистра 12.в нулевое состо ние, подготавлива  ее дл  последующего считывани  массива данных, прин того от п-го канала. Триггеры 18 непрерывно опрашиваютс  сигналом от счетчика 16 и мультиплексором 22, При опросе сработанного триггера 18.п на выходе мультиплексора 22 формируетс  сигнал, который останавливает счетчик 16, и выдаетс  по выходу 28 на пуск регистрирующего устройства, например, перфоратора . Регистрирующее устройство после выхода в режим регистрации подает по входу 2 импульсный сигнал запроса информации и устанавливает в единичное состо ние триггер 6. При опросе триггера 6 счетчик 8 формирует адрес, по которому демультиплексор 14 отключает свои выходы от нулевой шины источника питани . На выходах демультиплексора 14 устанавливаетс  единичный потенциальный сигнал, соответствующий режиму вывода информации. Этот сигнал подаетс  на вход W/R блока 20 пам ти и переключает через коммутатор 19a, b, c. Signal a provides recording of the received byte from the p-th channel of information byte to memory block 20 at the address specified by counter 8 (address of this channel) and register 12 (number of received bytes from this channel). The signal b increases by one the contents of the register cell 12 addressed by the counter 6. The signal c through the demultiplexer 7 sets the zero trigger to 5.p. This completes one dmc of input information. After resetting the trigger 5, p, the signal from the output of the multiplexer 13 is removed, the control block 17 is turned off and the counter 8 is turned on again, and cyclic polling of the triggers 5 and 6 continues through the multiplexer 13. The device operates similarly when there is information from other channels and other triggers 5 are triggered. Thus, in memory block 20, arrays of information from different channels are accumulated in the corresponding memory zones. Each byte entered from the n-th channel is analyzed by the decoder 24. When a byte of the end of the array is detected (for example, a character), the output of the decoder 24 generates a signal that is fed to the input of the demultiplexer 15 and the input of the element ILINE 26. When polling the n-th channel signal decoder 24 through the demultiplexer 15 sets a single trigger state 18.p, A zero signal is set at the output of the OR-HE element 26, which closes the switch 11 and zero signals are supplied to the inputs of the register 12. In this case, in the current cycle of the control block 17, the signal b sets the cell of the nth channel of the register 12 to the zero state, preparing it for subsequent reading of the data array received from the nth channel. Triggers 18 are continuously polled by a signal from counter 16 and multiplexer 22. When polling a triggered trigger 18.n, a signal is generated at the output of multiplexer 22 that stops counter 16, and is outputted at output 28 to a recording device, for example, a perforator. After entering the registration mode, the registering device sends an impulse information request signal to input 2 and sets trigger one to one. When trigger 6 is polled, counter 8 generates the address at which demultiplexer 14 disconnects its outputs from the zero power supply bus. At the outputs of the demultiplexer 14, a single potential signal is established, corresponding to the information output mode. This signal is fed to the W / R input of memory block 20 and switches through switch 19

первые адресные входы блока 20 пам ти к выходам счетчика 16, на выходах которого установлен адрес данного п-го канала. Аналогично описанному включаетс  блок 17 управлени , который в режиме вывода даннь1х в одном цикле также формирует управл ющие сигналы а, Ь, с. Сигнал а считывает в регистр 21 байт информации из  чейки блока 20 пам ти, адресуемой счетчиком 16 и регистром 12. Сигнал Ь увеличивает на единицу содержимое  чейки регистра 12, адресуемой счетчиком 16, т.е.  чейки п-го канала. Сигнал с устанавливает через демультиплексор 7 триггер 6 в нулевое состо ние и обнул ет регистр 21. Счетчик 8 продолжает опрос триггеров 5 и 6. Байт информации из регистра 21 через выходы 27 подаетс  в устройство регистрации . После этого регистрирующее устройство снова подает по входу 2 сигнал запроса следующего байта информацию данного пго канала и описанный процесс повтор етс .the first address inputs of the memory block 20 to the outputs of the counter 16, at the outputs of which the address of this n-th channel is set. In the same way as described, the control block 17 is turned on, which in the data output mode in one cycle also generates the control signals a, b, c. Signal a reads into the register 21 bytes of information from the cell of memory block 20, which is addressed by counter 16 and register 12. Signal b increases by one the contents of register cell 12, which is addressed by counter 16, i.e. n-th channel cells. The signal sets through demultiplexer 7 a trigger 6 to the zero state and zeroes register 21. Counter 8 continues polling triggers 5 and 6. The information byte from register 21 through outputs 27 is fed to the recorder. After that, the recording device again sends to input 2 a request signal for the next byte information of this pth channel and the described process is repeated.

Каждый байт, выводимый в регистр 21,Each byte output to register 21

5 анализируетс  дешифратором 25. При обнаружении символа конца массива через элемент ИЛИ-НЕ 26 устанавливаетс  в нуль соответствующа   чейка в регистре 12, аналогично описанному. Регистрирующее устройство, получив символ конца массива, формирует на носителе разделительный участок, отдел ющий зарегистрированный массив п-го канала от последующих регистрируемых массивов. После этого регистрирующее устройство по входу 29 выдает сигнал Конец вывода, который через демультиплексор 23, адресуемый счетчиком 16, устанавливает в нуль триггер 18.п. При этом, снимаетс  сигнал с выхода мультиплексора 22, устройство регистрации отключаетс  и снова включаетс  счетчик 16 дл  опроса триггеров 18. Аналогично работает устройство при наличии признаков концамассива от других каналов, т.е.5 is analyzed by the decoder 25. When the end-of-array character is detected, the corresponding cell in register 12 is set to zero through the element OR NOT 26, similarly to that described. The recording device, having received the symbol of the end of the array, forms on the carrier a separation region separating the registered array of the nth channel from the subsequent registered arrays. After this, the recording device, at input 29, outputs a signal to the end of the output, which, via the demultiplexer 23, addressed by the counter 16, sets the trigger to 18. p. At the same time, the signal from the output of multiplexer 22 is removed, the recorder is turned off and counter 16 is turned on again to poll the flip-flops 18. The device works in the same way when there are signs of the end of the array from other channels, i.e.

5 срабатывании других триггеров 18.5 triggers other triggers 18.

Суммарное врем  опроса триггеров 5 иThe total polling time of triggers 5 and

6 с учетом времени цикла блока 17 управлени  меньше длительности периода между6 taking into account the cycle time of the control block 17 is less than the duration of the period between

запросами, выставл емыми по входам 1 устройства, и составл ет дес тки (сотни) мкс. Так как регистрирующие устройства  вл ютс  медленно действующими, то период между запросами, поступающими по входу 2 на триггер 6 составл ет единицы (дес тки)queries placed on the inputs of the device 1, and is ten (hundreds) μs. Since the recording devices are slow, the period between requests coming in from input 2 to trigger 6 is one (ten).

5 мс. Поэтому за врем  вывода байтов информации одного канала устройство успевает прин ть информацию от п-го числгг каналов, В предложенном устройстве за счет введени  в него двух групп триггеров,-трех мультиплексоров,четырех демультиплексоров , сумммрующего блока, второго коммутатора , второго регистра, элемента ИЛИ-НЕ обеспечиваетс  независимый ввод информации от нескольких каналов и вывод этой информации на устройство регистрации, причем во врем  работы устройства регистрации не блокируютс  каналы ввода информации , что повышает пропускную способность устройства, сокращает врем  обмена информацией, возможность ргботы с многоканальными системами и расшир ет область применени  предлагаемого устройства .5 ms Therefore, during the byte output of one channel information, the device manages to receive information from the nth number of channels. In the proposed device, by introducing into it two groups of triggers, three multiplexers, four demultiplexers, a summing unit, the second switch, the second register, the OR element - Independent input of information from several channels and output of this information to the recording device are not provided, and during the operation of the recording device, the information input channels are not blocked, which increases the gap ability of the device, reduces the time of information exchange, the possibility of working with multi-channel systems and expands the scope of the proposed device.

Claims (1)

Формула изобретени  Устройство дл  ввода к вывода информации , содержащее триггер вывода, первый и второй счетчики, выходы которых соединены с информационными входами первого коммутатора, выходы которого соединены с первыми адресными входами блока пам ти, выходы которого соединены с информационными входами первого регистра, выходы которого  вл ютс  информационными выходами устройства и соединены с входами первого дешифратора, второй ,цешифратор, блок управлени , отличающеес  тем, что, с целью расширени  области применени , в него введены группа триггеров ввода, группа триггеров признака конца массива, первый - третий мультиплексоры, первый четвертый демультиплексоры, суммирующий блок, второй коммутатор, второй регистр , элемент ИЛИ-НЕ, причем единичные входы соответствующих триггеров ввода  вл ютс  входами запроса на ввод устройства , единичный вход триггера вывода входом запроса на вывод устройства, выходы триггеров ввода и триггера вывода соединены с информационными входами первого мультиплексора , выход которого соединен с управл ющими входами первого счетчика и блока управлени , тактовый вход которого объединен с тактовыми входами первого и второго счетчиков и эвл етд  тактавым входом устройства, информационные входы второго мультиплексора - информационными входами устройства, адресные входы второго мультиплексора соединены с выходами первого счетчика, адресными входами первого мультиплексора и первого демультиплексора , выходы которо о соединены сClaims An information input device comprising an output trigger, first and second counters, the outputs of which are connected to the information inputs of the first switch, the outputs of which are connected to the first address inputs of the memory block, the outputs of which are connected to the information inputs of the first register, the outputs of which are information outputs of the device and are connected to the inputs of the first decoder, the second, ceshifrator, control unit, characterized in that, in order to expand the field of application, the input trigger group, the array end trigger group, the first to third multiplexers, the first fourth demultiplexers, the summing unit, the second switch, the second register, the OR-NOT element, and the single inputs of the corresponding input triggers are input inputs to the device input, single input the output trigger by the request for device output, the output trigger inputs and the output trigger are connected to the information inputs of the first multiplexer, the output of which is connected to the control inputs of the first counter ka and control unit, the clock input of which is combined with the clock inputs of the first and second counters and a clock input of the device, the information inputs of the second multiplexer - information inputs of the device, the address inputs of the second multiplexer are connected to the outputs of the first counter, the address inputs of the first multiplexer and the first demultiplexer, Outputs that are connected to входами устано1зки в О триггеров ввода и триггера вывода, информационный вход первого демультиплексора соединен с третьим выходом блока управлени , и входом установки в О первого регистра, первый выход блока управлени  соединен с входом обращени  блока пам ти, информационные входы которого соединены с выходами второго мультиплексора и входамиthe inputs of the input trigger and the output trigger, the information input of the first demultiplexer is connected to the third output of the control unit, and the installation input to the first register, the first output of the control unit is connected to the memory input of the memory block, the information inputs of which are connected to the outputs of the second multiplexer and entrances второго дешифратора, выход которого соединен с информационным входом второго демульт /плексора, адресные входы которого подключены к выходам первого счетчика, а выходы - к единичным входам триггеровThe second decoder, the output of which is connected to the information input of the second demulti / plexor, whose address inputs are connected to the outputs of the first counter, and the outputs to the single inputs of the trigger признака конца массива, выходы которых соединены с информационными входами третьего мультиплексора, адресные входы которого подключены к вуходам второго счетчика, а выход - к управл ющему входуthe sign of the array end, the outputs of which are connected to the information inputs of the third multiplexer, whose address inputs are connected to the inputs of the second counter and the output to the control input второго счетчика, адресные входы третьего ,цемультиплексора подключены к выходам второго счетчика, а выходы - к входзм установки в О соответствующих триггеров признака конца массива, С5ыходы первого мthe second counter, the address inputs of the third one, the cement multiplexer are connected to the outputs of the second counter, and the outputs - to the inputs of the installation in О of the corresponding triggers of the array end, C5vykhody first m второго дешифраторов соедмманы соответствекно с первым и вторым входами элементз ИЛИ-НЕ, выход которого соединен с одним входом су Тгиирующего блока и с управл  ощи 1 входом второго коммутатора,The second decoder connectors correspond with the first and second inputs of the elements OR NOT, the output of which is connected to one input of the su of the bracing unit and control 1 of the second switch, информационные входы которого соединс;ны с зыходами суммирующего блока, выходи второго коммутатора - с информационными входами второго регистоа , управл ющие входы которого сседи неthe information inputs of which are connected to the outputs of the summing block, the output of the second switchboard to the information inputs of the second register, whose control inputs are not чы с 8ь ходами первого ком-лутатора, тактовый вход второго регистра соединен с вторым выходом блока управлени , выходы второго рег /1стра - с другими входами суммирующего , блока и вторыгии здреснь М 1with 8 turns of the first switch, the clock input of the second register is connected to the second output of the control unit, the outputs of the second reg / 1stra are connected to other inputs of the summing, block and the second health message M 1 входам:/ б.г1ока пам ти, вход установки режима Запись-чтение которого соединен с управл ющим входо.м первого коммутатора, через согласуюьцмй элемент на резисторе с шиной источника питани  и с группой выходов четвертого демультиплексора, адресные входы которого подключены к выходам первого счетчика, а информационный вход - к нулевой шине источника питани , выход третьего мультиплексора  вл етс  управл ющим выходом устройства, вхо,дом Конец вывода которого  вл етс  информационный вход третьего демультиплексора.to the inputs: / bg of the memory, the input of the write-read mode setting of which is connected to the control input of the first switch, via a matching element on the resistor to the power supply bus and to the group of outputs of the fourth demultiplexer whose address inputs are connected to the outputs of the first counter and the information input is to the zero power supply bus, the output of the third multiplexer is the control output of the device, input, home whose output is the information input of the third demultiplexer. ШЩ Режим cvemsSCW Mode cvems уУ - Нввпред. сото наё uu - Nvpred. soto nayo
SU904833830A 1990-05-31 1990-05-31 Input/output device SU1709295A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU904833830A SU1709295A1 (en) 1990-05-31 1990-05-31 Input/output device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU904833830A SU1709295A1 (en) 1990-05-31 1990-05-31 Input/output device

Publications (1)

Publication Number Publication Date
SU1709295A1 true SU1709295A1 (en) 1992-01-30

Family

ID=21517908

Family Applications (1)

Application Number Title Priority Date Filing Date
SU904833830A SU1709295A1 (en) 1990-05-31 1990-05-31 Input/output device

Country Status (1)

Country Link
SU (1) SU1709295A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР Мг1126945,кл. G 06 F 3/04, 1982.Авторское свидетельство СССР № 1287277, кл. Н 03 К 17/00, 1985.Авторское свидетельство СССР N= 1304012,кл. G 06 F3/12, 1985. *

Similar Documents

Publication Publication Date Title
SU1709295A1 (en) Input/output device
SU1149241A1 (en) Device for capturing information from transducers
SU1751859A1 (en) Multichannel converter of series-to-parallel code
SU1287139A1 (en) Information input device
SU1092487A1 (en) Versions of information input device
SU1213483A1 (en) Device for gathering statistical data on exchanges via common bus of minicomputer
SU744541A1 (en) Processor for interfacing digital computer with data transmitting channels
SU1656513A1 (en) Framing word extractor
RU1795511C (en) Indicating device
SU1200343A1 (en) Storage for telegraph apparatus
SU1439608A1 (en) Device for interfacing "k" information sources with computer
RU2018942C1 (en) Device for interfacing users with computer
SU1140143A1 (en) Device for reception of information
SU970355A1 (en) Serial to parallel code converter
SU693363A1 (en) Information input arrangement
SU473999A1 (en) Device for collecting primary information
RU1797136C (en) Device for interrogation of users
SU1721631A1 (en) Multichannel buffer memory
SU1168955A1 (en) Device for gathering data on operational system
SU1203528A1 (en) Multichannel priority device
SU1758863A1 (en) Device for pulse selection by duration
SU1515378A1 (en) Address-switching device
SU1487056A1 (en) Computer/distributer remote measuring, monitoring and control unit interface
SU1144109A1 (en) Device for polling information channels
SU744662A1 (en) Device for documenting television images