SU1661836A1 - Регистр сдвига - Google Patents

Abstract

Изобретение относитс  к области цифровой вычислительной техники и дискретной автоматики, а точнее к регистрам сдвига на потенциальных логических элементах в интегральном исполнении. Целью изобретени   вл етс  повышение надежности регистра сдвига. Поставленна  цель достигаетс  тем, что кажда   чейка пам ти регистра сдвига содержит два элемента И - ИЛИ - НЕ 8, 9 и элемент И 10 с соответствующими св з ми. Элемент И 10 блокирует перезапись информации в запоминающий триггер 3 последующего разр да до перезаписи информации из триггера 3 последующего разр да в триггеры 1, 2 предыдущего разр да. В результате обеспечиваетс  правильна  работа регистра независимо от разброса времени прихода синхросигнала на различные разр ды регистра. 3 ил.

Description

Фиг. 2

и t-г

Фиг. Э

Claims (1)

1. Формула изобретения

   Регистр сдвига, содержащий ячейки памяти, каждая из которых состоит из четырех элементов И-НЕ, причем выход первого элемента И-НЕ соединен с первым входом второго элемента И-НЕ, выход которого соединен с первыми входами первого и третьего элементов И-НЕ, вторые входы которых соединены с выходом четвертого элемента И-НЕ, первый вход которого соединен с выходом третьего элемента И-НЕ, третий вход которого соединен с вторыми входами вторых элементов И-НЕ всех ячеек памяти и является входом синхронизации регистра, второй вход четвертого элемента И-НЕ первой ячейки памяти является информационным входом регистра, отличающийся тем, что, с целью повышения надежности регистра, каждая ячейка памяти содержит два элемента И-ИЛИ-НЕ и элемент И, первый вход которого соединен с выходом второго элемента И-НЕ и первым входом первой группы первого элемента И-ИЛИНЕ, вторые входы первой и второй групп которого соединены с выходом второго элемента И-ИЛИ-НЕ, первый вход первой группы которого соединен с выходом третьего элемента И-НЕ и вторым входом элемента И, выход которого в каждой ячейке памяти, кроме перовой, соединен с первыми входами второй группы первого и второго элементов И-ИЛИ-НЕ предыдущей ячейки памяти, а выход элемента и первой ячейки памяти является выходом подтверждения синхросигнала регистра, первые входы второй группы элементов ИИЛИ-НЕ последней ячейки памяти соединены и являются входом подтверждения синхросигнала регистра, выход первого элемента И-ИЛИ-НЕ каждой ячейки памяти, кроме последней, соединен с вторыми входами первой и второй групп второго элемента И-ИЛИ-НЕ данной ячейки и с вторым входом четвертого элемента И-НЕ последующей ячейки памяти, а выход первого элемента И-ИЛИ-НЕ последней ячейки памяти соединен с вторыми входами первой и вто-. рой групп второго элемента И-ИЛИ-НЁ данной ячейки памяти и является информационным выходом регистра.

   Синхросигнал

   Вх 12 (п+1)-й разряд

   Вых ЭЛ.6

   Вых 14

   Вх 13

   Вых эл.5 п-й разряд

   Вых ал.6

   Вых 14

   Вх 13