SU1626381A1

SU1626381A1 - Phase locked loop

Info

Publication number: SU1626381A1
Application number: SU802897428A
Authority: SU
Inventors: Станислав Арташесович Даниэлян; Юрий Сергеевич Щедров
Original assignee: Предприятие П/Я А-7956
Priority date: 1980-03-17
Filing date: 1980-03-17
Publication date: 1991-02-07

Abstract

Изобретение относитс к радиотехнике Целью изобретени вл етс повышение помехоустойчивости при одновременном упрощении устройства. Устройство содержит первый 1 и второй 7 сумматоры, функциональный делитель 2, первый 5 и второй 6 фазовращатели, а также петлевой фильтр 3 и перестраиваемый генератор 4. Первый 1 и второй 7 сумматоры применены вместо использовавшихс ранее перемножителей и фильтров нижних частот, что позвол ет упростить устройство и избавитьс от составл ющих высших пор дков в сигнале на выходе перемножителей. 1 ил.The invention relates to radio engineering. The aim of the invention is to improve the noise immunity while simplifying the device. The device contains the first 1 and second 7 adders, the functional divider 2, the first 5 and second 6 phase shifters, as well as the loop filter 3 and the tunable oscillator 4. The first 1 and second 7 adders are used instead of the previously used multipliers and low-pass filters, which simplifies device and get rid of the higher order components in the signal at the multiplier output. 1 il.

Description

Изобретение относится к радиотехнике, а именно к устройствам синхронизации частот двух источников сигнала.The invention relates to radio engineering, and in particular to devices for synchronizing the frequencies of two signal sources.

Цель изобретения - повышение помехоустойчивости при одновременном упро- 6 щении устройства.The purpose of the invention is to increase noise immunity while simplifying the device 6.

На чертеже изображена структурная электрическая схема устройства фазовой автоподстройки частоты.The drawing shows a structural electrical diagram of a phase-locked loop.

Устройство содержит первый сумматор 1 1, функциональный делитель 2, петлевой фильтр3, подстраиваемый генератор 4, первый 5 и второй 6 фазовращатели, второй сумматор 7.The device comprises a first adder 1 1, a functional divider 2, a loop filter3, an adjustable oscillator 4, a first 5 and a second 6 phase shifters, and a second adder 7.

Устройство работает следующим обра- 1 зом.The device operates as follows.

Если входной .сигнал имеет вид A cos(ttt t+y?_c ) , а сигнал подстраиваемого генератора 4 имеет вид A cos(a>rt+^>_r), где А - амплиту- 2 ды сигналов, равенство которых может быть обеспечено известными методами, например с помощью автоматической регулировки усиления О)с, <рс , О)г, ψτ ~ частоты и фазы соответственно входного сигнала и подстраиваемого генератора.If the input signal has the form A cos (ttt t + y? _C ), and the signal of the tunable generator 4 has the form A cos (a> rt + ^> _r ), where A is the amplitude of 2 signals whose equality can be ensured by known methods, for example, using automatic gain control O) c, <pc, O) r, ψτ ~ frequency and phase, respectively, of the input signal and the tunable generator.

На выходе первого сумматора 1 формируется сумма входных сигналов, а на выходе второго сумматора 7 - разность, с учетом поворота фазы на 90° в первом 5 и втором 6 ~ фазовращателях получим на выходе первого сумматора'1The sum of the input signals is formed at the output of the first adder 1, and the difference is formed at the output of the second adder 7, taking into account the phase rotation by 90 ° in the first 5 and second 6 ~ phase shifters, we obtain the output of the first adder'1

A cos (Ш_с ΐ +<р_с )+ A cos (t+ </>_г )= =2 A cos _χ A cos (Ш _с ΐ + <р _с ) + A cos (t + </> _г ) = = 2 A cos _χ

Шс t-ГУг t + pc + (fr «cos--2—--а на выходе второго сумматора 7 A cos (Ыс t +φζ )+ A sin (ед t + ψτ )= =2 A cos. «rororojt+s». _x , ·1π ⁺ Ά· + ^ГCc t-HG t + pc + (fr «cos - 2 —-- and at the output of the second adder 7 A cos (bc t + φζ) + A sin (unit t + ψτ) = 2 A cos." Rororojt + s ". _x , · 1π ⁺ Ά · + ^ Г

После деления сигналов в функциональном делителе 2 получим к й)с ΐ—ον t+y)o-yy .After dividing the signals in the functional divider 2, we obtain k) with ΐ — ον t + y) o-yy.

ирых—iy 2— а при tDc=o>rykh — iy 2 — and at tDc = o>

и __ГПУ*>-Уг . Ubwx—iy 2^and _ _GP U *> - Ug. Ubwx — iy 2 ^

Таким образом, сигнал ошибки, как и в известном устройстве пропорционален тангенсу полуразности фаз входных сигналов, однако предложенное устройство содержит сумматоры 1 и 7 вместо перемножителей и фильтров нижних частот в известном устройстве, что позволяет избавиться от составляющих высших порядков, возникающих на выходе перемножителей, и одновременно упростить устройство.Thus, the error signal, as in the known device, is proportional to the phase difference of the input signals, however, the proposed device contains adders 1 and 7 instead of multipliers and low-pass filters in the known device, which allows you to get rid of higher order components that occur at the output of the multipliers, and Simplify your device at the same time.

Claims

Claim

A phase locked loop device comprising in series a first adder, a functional divider, a loop filter, an adjustable oscillator, a first phase shifter, characterized in that, in order to increase noise immunity while simplifying, the first input of the first phase shifter is connected to the second input of the functional divider through a second adder , a second phase shifter is connected to the second input of the second adder, the input of which is connected to the second input of the first adder and is the input of the device a.