SU1615731A2

SU1615731A2 - Устройство обмена данными

Info

Publication number: SU1615731A2
Application number: SU894677217A
Authority: SU
Inventors: Евгений Ярославович Ваврук
Original assignee: Предприятие П/Я В-8751
Priority date: 1989-02-27
Filing date: 1989-02-27
Publication date: 1990-12-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано дл высокопроизводительных процессоров или систем с магистральной организацией. Цель изобретени - расширение функциональных возможностей устройства за счет формировани признаков подготовки данных дл нескольких подпрограмм вспомогательного процессора. Устройство содержит блок 1 дешифрации номера регистра, блок 2 регистров, блок 3 вывода информации. Блок 1 содержит N посто нных запоминающих узлов 4₁...4_N, первый шифратор 5, регистр 6, элемент 7 задержки, дешифратор 8, второй шифратор 9, элементы 10₁...10_к И, регистры 11₁...11_к сдвига, элемент ИЛИ 12, третий шифратор 13. Блок 2 содержит (L-1) регистров 14₁...14_L-1, без установки в нулевое состо ние и регистр 14 с установкой в нулевое состо ние, блок 3, коммутатор 15. Содержит также центральный процессор 16, вспомогательный процессор 17, шины данных 18, адреса 19, управлени 20. 2 з.п.ф. 1 ил.

Description

Изобретение относитс к вычисли- ; тельной технике, может быть исполь-- зовано дл высокопроизводительных I процессоров или систем с магистраль - ной организацией и вл етс усовергг, I шенствованием изобретени по авт. св. |№ 1325497„

Цель изобретени расширение функБ 1Ональных возможностей устрой - ства за счет формировани признаков подготовки данных дл нескольких под- программ вспомогательного процессора

На чертеже приведена функциональна схема устройства с

Устройство содержит блок 1 дешиф- рации номера регистра /блок 2 регистров , блок 3 вывода информации, п сто нных запоминающих узлов 4 блока I 1, шифратор 5 блока 1, регистр 6 бло |ка 1, элемент 7 задержки блока 1, дешифратор 8 блока 1, (шифратор 9 блока 1, К элементов И 10 блока 1, К регистров 11 сдвига блока 1, элемент ИЛИ 12 5 шифратор 13 блока 1, 1 регистров 14 блока 2 коммутатор 15 блока 3, центральный 16 и вспомо - гательньй 17 процессоры, шину 18 данных , шину 19 адреса, шину 20 упрар лени ,

Устройство работает следуюш 1м разомо;

По сигналу начальной установки регистры 11 устанавливаютс в нулевое состо ние, Центральньй процессор 16 управл ет работой системы: осущест- вл ет сигментацию пам ти, вычисл ет адреса операндов, сами операнды и т.д. Вспомогательный процессор 17 вл етс специализированным и выполн ет сложные математические операциио При работе системы на шине 19 а,цреса находитс адресS на шине 18 данные, по шине 20 формируют сигналы управ-- лени . Каждый адрес распознаетс на узлах 4 и 5, и если операнд принад лежит процессору 17, на одном из вы ходов шифратора 5 -по вл етс сигнал единичного уровн , которьй по сигнал на входе стробировани адреса устройства (с шины 20) записьшаетс :-в регистр 6. С выхода регистра 6 сигналы; дешифрируютс в дешифраторе 8 и по- ступают на входы выборки соответствую регистров 15 с., о 14g,. Одновре- менно сигналы с выхода- регистра 6 по ступают на входы шифратора 9, на ходах которого формируютс сигналы, определ ющие принадлежность операнда

к определенной подпрограмме процес сора 17. Сигнал на входе стробирова- ни адреса, задержанньй на элементе , 7 задержки, на врем задержки на элементах 6 и 9 поступает на входы элементов И 10, стробиру информацию, поступающую из ишфратора 9.

Сигналы с единичного уровн с шифQ ратора 9 через открытые элементы И 10 поступают на синхровходы соответст- регистров 11, осуществл тем самым сдвиг единичной информации в сторону старших разр дов ( в общем

5 случае сдвиг может быть в любую сторону J все завиеит от сигналов на управл ющих входах регистров сдвига). После этого по шине данных поступают данные, которые по сигналу стробироQ вани данных записываютс в регистры 14,

После подготовки всех операндов некоторой подпрограммы на Старшем разр де выхода соответствующего регистра

5 11 по вл етс сигнал единичного уровн , которьй через элемент ИЛИ 12 поступает на уцравл ющий вход процессора 17. По этому, сигналу процессор 17 считывает информацию с регистра 14р,

Q выставл на адресном входе когчмута- тора 15 соответствующий адрес. Информаци с регистра 14g указьюает процес-- сору 17 номер подпрограммы, которую необ-; ходимо обработать. Определив номер под- ; программы, процессор 17 считывает пооче5 редно необходимые операнды с соответствующих регистров 14 ... 14.у, посыла на адресные входы коммутатора 15 соответствующие коды. После считывани операндов (или после отработки данной подпрограм0 мы в зависимости от управл ющей программы процессора 17) процессор 17 выстав л ет-адрес,которьй шифрируетс , на шифраторе 13, и сигнал единичного уро« вн устанавливает в нулевое состо ние

5 соответствующий регистр 11 и триггер регистра 14g. В общем случае может формироватьс одновременно несколько сигналов единичного уровн на выходах регистров 11. Тогда процессор 17 осу0 ществл ет последовательно обработку подпрограмм. После окончани выполнени подпрограммы вспомогательньй про- цессор 17 вьщает сообщение центральному процессору 16 об окончании рабо5 ты по обработке определенной подпро- : граммы.;

Claims

.Формула изобретени. :

1, Устройство обмена данными по авТо св. № 1325497, отличаю/

5. 16

щ е е с тем, что, с целью расширени функциональных возможностей за | счет формировани признаков подготовки данных, второй и третий выходы блока дешифрации номера регистра соединены соответственно с вторым информационным и вторым управл ющим входами блока регистров, второй адресный вход устройства соединен с вторым входом блока дешифрации номера регистра, четвертьй выход блока ;с1ешифрации номера регистра вл етс управл ющим выходом устройства.

I

2о Устройство по п. 1, отличающеес тем, что .блок дешиф рации номера регистра дополнительно содержит второй и третий шифраторы, элемент задержки, К элементов И, К - регистров сдвига и элемент ИЛИ, выход которого соединен с четверть1м выходом блока дешифрации номера регистра, а входы соответственно с выходами К регистров сдвига:, синхровходы которых соединены соответственно с выходами К элементов И, первые входы которых через элемент задержки соединены с входом стробировани .блока, вторые входы К элементов И соединены соот

731

ветственно с выходами второго шифра-, тора, вход которого соединен с выхо- дом регистра, выходы третьего шифратора соединены соответственно с входа, ми установки в нулевое состо ние К регистров сдвига, входы сдвига которых подключены к уровню логической единицы, выходы К регистров сдвига 0 и выходы третьего шифратора подключены соответственно к второму и третье-- му выходам блока, вход третьего шифратора вл етс вторым входом блока .

5 - ,3 Устройство по п. 1, отличающеес тем что блок регистров содержит 1 регистров, информа- входы (1-1) регистров соединены с первым информационным входом 20 блока регистров, входы выборки (1-1) регистров соединены с первым управл ющим входом блока, синхровходы 1 регистров соединены и подключены к входу стробировани данных блока, ин- 25 формационньй вход 1-го регистра вл етс информационным входом блока, а входы установки в нулевое состо ние - вторым управл ющим входом блока, выходы 1 регистров вл ютс выходами

30 бпока.

I .