SU1541670A1 - Устройство управлени блоком пам ти - Google Patents

Устройство управлени блоком пам ти Download PDF

Info

Publication number
SU1541670A1
SU1541670A1 SU874267669A SU4267669A SU1541670A1 SU 1541670 A1 SU1541670 A1 SU 1541670A1 SU 874267669 A SU874267669 A SU 874267669A SU 4267669 A SU4267669 A SU 4267669A SU 1541670 A1 SU1541670 A1 SU 1541670A1
Authority
SU
USSR - Soviet Union
Prior art keywords
flip
output
inputs
flop
input
Prior art date
Application number
SU874267669A
Other languages
English (en)
Inventor
Юрий Витальевич Терехов
Борис Иванович Ткач
Original Assignee
Предприятие П/Я А-3697
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-3697 filed Critical Предприятие П/Я А-3697
Priority to SU874267669A priority Critical patent/SU1541670A1/ru
Application granted granted Critical
Publication of SU1541670A1 publication Critical patent/SU1541670A1/ru

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем пам ти дл  ЭВМ. Целью изобретени   вл етс  расширение области применени  за счет исключени  зависимости параметров выходных сигналов от тактовой частоты. Цель достигнута введением в устройство одновибраторов 3 и 4, элементов 2,5,9,11 задержки и элементов И 6 и 7. Поскольку выходные сигналы устройства не завис т от тактовой частоты, стало возможным, например, повысить быстродействие блока ОЗУ и ЭВМ в целом путем увеличени  тактовой частоты. 2 ил.

Description

Фиг.1
Изобретение относитс  к вычислительной технике и может быть использовано при построении систем пам ти дл  ЭВМ.
Целью изобретени   вл етс  расширение области применени  за счет исключени  зависимости параметров выходных сигналов от тактовой частоты .г
На фиг. 1 представлена функцио- нальна  схема устройства; на фиг. 2 - временные диаграммы работы устройства .
Устройство содержит первый триг- гер 1, первый элемент 2 задержки, первый 3 и второй 4 одновибраторы, второй элемент 5 задержки, первый 6 Јi второй 7 элементы И, второй триггер 8 s третий элемент 9 задержки, третий Триггер 10, четвертый элемент 11 задержки , вход 12 запуска, выходы признаков конца цикла выборки 13, конца цикла обращени  14, готовности 15,
Устройство работает следующим образом.
Принимают, что второй триггер на выходе устройства формирует признак окончани  цикла выборки, третий триг гер признак окончани  цикла обращени , а первый триггер - признак готовности блока пам ти.
По сигналу запуска триггер 1 переключаетс  в единичное состо ние (фиг. 2в) . На нулевом выходе тригге- |ра 1 по вл етс  сигнал низкого уровн  (фиг. 2г), означающий, что блок пам ти зан т. Положительный уровень сигнала с единичного выхода тригге- ра 1 поступает на первые входы одно- вибраторов 3 и 4,  вл ющиес  входами запуска. Положительным фронтом сигнала с триггера 1 одновибраторы запускаютс . При этом, на инверсных выходах одновибраторов 3 и 4 устанавливаютс  сигналы низкого уровн  (фиг. 2ж,з). Длительность импульса, сформированного на пр мом выходе первого одновибратора 3,выбираетс  равной длительности цикла выборки. Длительность импульса на пр мом выходе второго одновибратора 4 выбираетс  равной длительности цикла обращени .
Положительный уровень с инверсного выхода одновибратора 3 поступает на вход триггера 8 и на первый вход элемента И 6. На второй вход элемента И 6 поступает через элемент 5 задержки сигнал с единичного выхода триггера 1. Это необходимо дл  того, чтобы исключить ложное срабатывание элемента И 6 в момент переходного процесса в одновибраторе 3 (фиг.2е).
Таким образом, после окончани  положительного импульса одновибратора 3 на входах 1 и 2 элемента 6 совпадают положительные сигналы (фиг,2е, ж) и на С-вход триггера 8 поступает сигнал, передним фронтом которого триггер 8 устанавливаетс  в единичное состо ние (фиг. 2и). На инверсно выходе триггера 8 по вл етс  отрицательный уровень сигнала (фиг. 2к), который через элемент 9 задержки поступает на вход сброса триггера 8 и устанавливает его в нулевое состо ние . При этом на единичном выходе триггера 8 (фиг. 2и) формируетс  сигнал окончани  цикла выборки, длительность которого определ етс  элементом 9 задержки.
Аналогичным образом, с помощью одновибратора 4,формируетс  сигнал на единичном выходе триггера 10 (фиг. 2л,н). Отрицательный сигнал с нулевого выхода триггера 10 поступает через третью линию 11 задержки на вход сброса триггера 1 и устанавливает его в нулевое состо ние. В результате на выходе устройства по вл етс  сигнал высокого уровн  - признак готовности к очередному циклу работы (фиг. 2г),
Таким образом, введение двух одновибраторов , двух элементов И и четырех элементов задержки с соответствующими св з ми позвол ет исключить зависимость временной диаграммы работы устройства от частоты поступлени  тактирующих импульсов и повысить быстродействие ЭВМ путем увеличени  частоты следовани  тактирующих импульсов.

Claims (1)

  1. Формула изобретени 
    Устройство управлени  блоком пам ти , содержащее триггеры с первого по третий, причем информационный вход первого триггера  вл етс  входом запуска устройства, пр мые выходы второго и третьего триггеров  вл ютс  соответственно выходами признака конца пикла выборки и признака конца цикла обращени  устройства, инверснын выход первого триггера  вл етс  выходом признака готовности устройства, отличающеес  тем, что, с целью расширени  област применени  за счет исключени  зависимости параметров выходных сигнало от тактовой частоты, в него введены два одновибратора8 два элемента И и элементы задержки с первого по четвертый , причем вход синхронизации первого триггера через первый элемент задержки соединен с входом запуска устройства, пр мой выход первого триггера соединен с входами первого и второго одновибраторов и
    5
    через второй элемент задержки с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с выходами первого и второго одновибраторов, выходы первого и второго элементов И соединены соответственно с входами синхронизации второго и третьего триггеров, инверсные выходы которых через соответственно третий и четвертый элементы задержки соединены с входами сброса соответственно второго и третьего триггеров, вход сброса первого триггера соединен с входом сброса третьего триггера .
    Составитель И.Андреев Редактор А.Шандор Техред Л.Сердюкова Корректор А.Обручар
    Заказ 284
    Тираж 487
    ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5
    Щи г. 2
    Подписное
SU874267669A 1987-06-24 1987-06-24 Устройство управлени блоком пам ти SU1541670A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874267669A SU1541670A1 (ru) 1987-06-24 1987-06-24 Устройство управлени блоком пам ти

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874267669A SU1541670A1 (ru) 1987-06-24 1987-06-24 Устройство управлени блоком пам ти

Publications (1)

Publication Number Publication Date
SU1541670A1 true SU1541670A1 (ru) 1990-02-07

Family

ID=21313081

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874267669A SU1541670A1 (ru) 1987-06-24 1987-06-24 Устройство управлени блоком пам ти

Country Status (1)

Country Link
SU (1) SU1541670A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Патент JP № 58-53432, кл. G 11 С 7/00, 1983. Универсальна вычислительна машина БЭСМ-6. Техническое описание. Ч.З, кн. 1, с. 26-32,87, кн.2, с. 70-71. *

Similar Documents

Publication Publication Date Title
SU1541670A1 (ru) Устройство управлени блоком пам ти
SU1462291A1 (ru) Устройство дл определени экстремальных значений последовательности чисел
SU1547056A1 (ru) Синхронный делитель частоты на п ть
SU1179362A1 (ru) Устройство дл сопр жени с пам тью
SU1243131A1 (ru) Делитель частоты следовани импульсов
SU1531185A1 (ru) Устройство синхронизации импульсов
SU1485223A1 (ru) Многоканальное устройство для ввода' информации
SU1292002A1 (ru) Устройство дл моделировани процесса решени задач на ЭВМ
SU853788A1 (ru) Формирователь импульсов
SU1649531A1 (ru) Устройство поиска числа
SU1411950A1 (ru) Формирователь импульсов
SU1363208A2 (ru) Устройство дл приоритетного подключени источников информации к магистрали
SU798775A1 (ru) Устройство дл обмена
SU1273964A1 (ru) Ячейка дл выделени элементов изображений подвижных объектов
SU1557559A1 (ru) Устройство дл ввода информации
SU596948A1 (ru) Многоканальное устройство приоритета
SU687570A1 (ru) Устройство дл преобразовани серии импульсов
SU1243128A1 (ru) Делитель частоты следовани импульсов
SU1451841A1 (ru) Устройство дл вычитани и выделени импульсов
SU1156045A1 (ru) Устройство дл синхронизации системы обмена информацией
SU1734199A1 (ru) Устройство синхронизации импульсов
RU1791833C (ru) Устройство дл выделени элементов изображени подвижных объектов
SU1085003A1 (ru) Формирователь сигнала опорной частоты
SU1354395A2 (ru) Мультивибратор
SU1631547A1 (ru) Устройство дл сопр жени ЭВМ с внешним устройством