SU1522194A1

SU1522194A1 - Устройство дл умножени

Info

Publication number: SU1522194A1
Application number: SU874260667A
Authority: SU
Inventors: Владимир Степанович Осадчук; Игорь Дмитриевич Прокопов; Вадим Григорьевич Дзюбан; Геннадий Григорьевич Бортник
Original assignee: Винницкий политехнический институт
Priority date: 1987-06-11
Filing date: 1987-06-11
Publication date: 1989-11-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислител х, в частности в устройствах дл вычислени спектра Фурье. Цель изобретени - повышение быстродействи и расширение функциональных возможностей за счет выполнени операции умножени комплексных чисел. Устройство дл умножени содержит коммутаторы 1,2, сумматор 3, вычитатели 4,5, блоки пам ти 6,7, блок 8 делени на константу, демультиплексор 9, регистры 10-16. Алгоритм работы построен на использовании системы билинейных форм E+JF=(A+JB)(C+JD)=[(C+D)^.A-(A+B)^.D]+J[(C+D)A+(-A+B)C]

(A+B)D=1/4[(A+B+D)²-(A+B-D)²]

(C+D)A=1/4[(C+D+A)²-(C+D-A)²]

(-A+B)C=1/4[(-A+B+C)²-(-A+B-C)²] и состоит из четырех этапов. 2 ил.

Description

ЕЫЗ-т

ел 1C to

Изобретение относитс к вычислительной технике и может быть использовано в специализированных вычислител х , в частности в устройствах дл вычислени спектра Фурье.

Целью изобретени вл етс повышение быстродействи и расширение функциональных возможностей за счет выполнени операции умножени комплекс ных чисел.

На фиг. представлена функциональна схема предлагаемого устройства дл умножени ; на фиг. 2 - вр еменна диаграмма работы устройства.

Устройство дл умножени содержит коммутаторы 1 и 2, сумматор 3, вычи- татели 4 и 5, блоки 6 и 7 пам ти, блок 8 делени на константу, демультт типлексор 9, регистры 10 - 16, вхо- ды действительной 17 и мнимой 18 частей множимого устройства, входы действительной 19 и мнимой 20 частей множител устройства, управл ющие входы 21-23 устройства. Сумматор 3 и вычитатели 4 и 5 имеют внутренние выходные регистры (внутреннюю пам ть), в которых фиксируетс результат выполнени операции.

Алгоритм умножени двух комплекс- ных чисел построен на использовании системы билинейных форм

E+jF {A+jB)(c+jD) (G+D)A-(A+B)D

d+ j(C+D)A+(-A+B)(1)

где Ей - действительна и мнима

части результата умножег-. Q

ни ; А и В - действительна и мнима

части множимоt o.; С и D - действительна и мнима

части множител . 45 Промежуточные значени произведений в приведенном выражении определ ютс по следующим формулам

(.А+В ) D + (A+B+D) - (A+B-D f J ( 2) g

(C+D) A -)-C(C+D+A)-() (3)

(A+B).C .l-(-A+B+C)-(-A+

+B;- .c).

(4)

Таким образом, вычисление произведени двух комплексных чисел сос

Ю

15

20 25

JQ

Q

45

g

55

тоит из четырех этапов: вычислени промежуточных значений произведени по формулам (2) - (4) и определени окончательного результата по формуле (1 ).

Устройство работает следующим образом ,. - J

Работу устройства рассмотрим в соответствии с временной диаграммо, на которой показаны моменты срабатывани элементов устройства по отношению к тактовой последовательности. Входы синхронизации на схеме не показаны .

В исходном состо нии все регистры устройства обнулены.В соответствии с формулами (}) - (4) перемножаемые комплексные числа подаютс на входы множимог.о 7 и 18 и множител 1 9 и 20 устройства.Сигналами управлени , поступающими на входы 21 и 22 устройства, коммутаторы 1 и 2 устанавливаютс в режим передачи данных с первог о и - второго информационных входов на входы сумматора 3 и вычитател 4.

Рассмотрим работу устройства на первом этапе вычислени промежуточного результата (А+В) D в соответствии с формулой (2).В.первом такте сумматор 3 вычисл ет значение суммы (А+В), которое запоминаетс в его выходном внутреннем регистре и во втором такте переписываетс в регистр 12. В третьем такте коммутатор 1 сигналом управлени , поступающим на вход 21 устройства, устанавливаетс в режим передачи данных с третьего и четвертого информациогйых входов. При этом сумматор 3 и вычитатель 4 вычис л ют соответственно значени суммы (A+B-fD) и разности (А+В-О), кото йле запоминаютс в их выходных внутренних регистрах. В нетв ёртом такте вычисленные значени суммы и разности переписываютс соответственно в регистр 12 и 13 и поступают на адресные входы блоков 6 и 7 пам ти,Г и п том такте с.выхода блока 6 пам ти считываетс значение () , которое запоминаетс в регистре 10, ас выхода блока пам ти 7 - значение (A+B-D)-, которое запоминаетс в регистре 11, Полученные значени поступают на входы соответственно уменьшаемого и вычитаемого вычитател 5, который в шестом такте вычисл ет значение разности (A+BfD) - - (A+B-D) , запоминаемое в его внут515Z21

рением выходном регистре, В седьмом и восьмом тактах блок 8 делени на константу осуществл ет деление полученного значени на четыре (выполн етс путем сдвига) таким образом вы числ етс значение произведени (A+B)D в соответствии с формулой (2)- В дев том такте демультиплексор 9 с сигналом управлени , поступающим на д Вход 23 устройства, устанавливаетс в режим передачи данных на третий вход. Вычисленное ранее значение (А+В)В запоминаетс в регистре 16. На этом заканчиваетс первый этап вычислений J5 по формированию первого промежуточного результата в соответствии с формулой (2). Аналогично вычисл ютс значени произведений (C+D)A и (-А+В)С по формулам (З) и (4) на, втором и20

третьем этапах в соответствии с временной диаграммой. Необходимо только учитьшать, что второй этап начинаетс на п том такте и заканчиваетс на -тринадцатом. При этом коммутатор 1 25 сигналом управлени , постзтающим на вход 21 устройства, устанавливаетс в режим передачи данных cJ четвертого и питого информационных входов при вычислении значени (C+D) в п том так-зо те и в режим передачи данных с первого и третьего информационных входов - при вычислении значени () в седьмом такте. Коммутатор 2 в п том такте устанавливаетс в режим передачи ; -, данных с первого и третьего информационных входов на входы соответ- ; ственно уменьшаемого и вычитаемого V вычитател 4, что обеспечивает вычисление значени (C+D-A) в седьмом дО такте. В тринадцатом такте демультиплексор 9 устанавливаетс в режим передачи данных на второй выход, и вычисленное значение (C+D)A запоминаетс в регистре 15. Третий этапдз вычислений начинаетс в дев том такте и заканчиваетс в семнадцатом такте . При этом коммутатор 2 устанавливаетс в режим передачи данных с. третьего и четвертого информационных 50 входов на входы соответственно вычитаемого и уменьшаемого вычитател 4, обеспечива вычисление значени (-А+В) в дев том такте. В. одиннадцатом такте коммутатор 2 устанавливает- 55 с в режим передачи данных с п того и шестого информа1Ц10ннь1Х входов на входы соответственно уменьшаемого и . вычитаемого вычитател 4, обеспечива

946

вьиисление значени (-А+В-С). Коммутатор 1 устанавливаетс в режим передачи данных с п того и шестого информационных входов, обеспечива при этом вычисление значени (-А+В+С) сумматором 3 в одиннадцатом такте. На семнадцатом такте демультиплексор 9 устанавливаетс в режим передачи данных на первый выход, и вычисленное значение (-А+В)С запоминаетс в регистре 14. На четвертом этапе оба коммутатора устанавливаютс в режим передачи данных с седьмого и восьмого информационных входов. При этом сумматор 3 вычисл ет значение мнимой части результата F(C+D)A+(-A+B)C, а вычитатель 4 вычисл ет значение дей- ствительной части результата Е (C+D)A-(A+B)D S соответствии с формулой (l). Вычисленные значени в восемнадцатом такте запоминаютс в выходных внутренних регистрах сумматора 3 и вычитател 4, а в дев тнадцатом такте переписьшаютс в регистры 12 и 13. На этом заканчиваетс четвертый , этап и полный цикл вычислени произведени двух комплексных чисел.

Claims

Формула изобретени

Устройство дл умножени , содержащее первьй коммутатор, два вычитател , сумматор, первый, второй и тре тий регистры, два блока пам ти и блок делени на константу, вход которого соединен с выходом первого вычитател , входы уменьшаемого и вычитаемого которого соединены соответственно, с выходами первого и второго регист ров, информационные входы которых соединены соответственно с выходами первого и второго блоков пам ти, адресный вход nepBOi o блока пам ти соединен с выходом третьего регист- pa, информационный вход которого соединен с выходом второго вычитател , о тлич ающее с . тем, что, с целью повьш1ени быстродейст- ВИЯ и расширени функциональных возможностей за счет выполнени операг ции умножени комплексных чисел, в него введены второй :коммутатор,, четвертый , п тый, шестой и седьмой регистры и дему ьтшшексор, информационный вход которого соединен с выходом блока делени на константу, входы действительной и мнимой частей множимого устройства соединены соответстг-- венно с первым и вторым информационными входами первого коммутатора и третьим и четвертым информационными входами второго коммутатора, первый информационный вход которого соединен с адресным входом второго блока пам ти, третьим информационным входом первого коммутатора, выходом мнимой части результата устройства и выходом четвертого регистра, инфор- мационный вход которого соединен с выходом сумматора, входы первого и второго слагаемьрс которого соединены соответственно с первым и вторым выходами первого коммутатора, четвер - тый и п тый информационные входы которого соединены соответственно с входами действительной и мнимой частей множител устройства и вторым и шестым информационными входами второ го коммутатора, п тый информационньй вход которого соединен с выходом

третьего регистра, выходом действительной части результата устройства и шестым информационным входом первого коммутатора, выход п того регистра соединен с седьмыми информационными входами первого и: второго коммутаторов , восьмые информационные входы которых соединены соответственно с выходами шестого и седьмого регистров , информационные входы шестого, п того и седьмого регистров соединены соответственно с первым, вторым и третьим выходами демультиплексора, первый и второй выходы второго коммутатора соединены соответственно с входами уменьшаемого и вычитаемого второго вьтитател , управл ющие входы первого и второго коммутаторов и демультиплексора соединены соответственно с первым, вторым и третьим управ ющими входами устройства.