SU1515164A1 - Device for addressing a memory - Google Patents

Device for addressing a memory Download PDF

Info

Publication number
SU1515164A1
SU1515164A1 SU884363503A SU4363503A SU1515164A1 SU 1515164 A1 SU1515164 A1 SU 1515164A1 SU 884363503 A SU884363503 A SU 884363503A SU 4363503 A SU4363503 A SU 4363503A SU 1515164 A1 SU1515164 A1 SU 1515164A1
Authority
SU
USSR - Soviet Union
Prior art keywords
address
input
inputs
registers
output
Prior art date
Application number
SU884363503A
Other languages
Russian (ru)
Unknown language (xx)
Inventor
Илья Валентинович Дементьев
Андрей Степанович Папков
Original Assignee
Предприятие П/Я Г-4493
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4493 filed Critical Предприятие П/Я Г-4493
Priority to SU884363503A priority Critical patent/SU1515164A1/en
Application granted granted Critical
Publication of SU1515164A1 publication Critical patent/SU1515164A1/en

Links

Images

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при построении систем пам ти микроЭВМ. This invention relates to computer technology and can be used in constructing the system memory of the microcomputer. ЦЕЛЬЮ ИЗОБРЕТЕНИЯ ЯВЛЯЕТСЯ РАСШИРЕНИЕ ФУНКЦИОНАЛЬНЫХ ВОЗМОЖНОСТЕЙ ЗА СЧЕТ АППАРАТНОГО ФОРМИРОВАНИЯ АДРЕСА СПИСКА. The invention aims ENHANCED FUNCTIONALITY FOR FORMING through hardware address list. ПОСТАВЛЕННАЯ ЦЕЛЬ ДОСТИГАЕТСЯ ПУТЕМ ВВЕДЕНИЯ В СОСТАВ УСТРОЙСТВА РЕГИСТРОВ 4...11, СУММАТОРОВ 18...20, МУЛЬТИПЛЕКСОРОВ 12...16 И ДЕШИФРАТОРА АДРЕСА 17. ПРИ ЭТОМ ОСУЩЕСТВЛЯЕТСЯ МНОГОСТУПЕНЧАТЫЙ ДОСТУП К ЯЧЕЙКАМ СИСТЕМНОЙ ПАМЯТИ С ПОМОЩЬЮ КОСВЕННОЙ АДРЕСАЦИИ, ЧТО ПОЗВОЛЯЕТ ОБЕСПЕЧИТЬ АДРЕСАЦИЮ МАССИВА ПО НАЧАЛЬНОМУ АДРЕСУ БАЗЫ, ВСЛЕДСТВИЕ ЧЕГО ФОРМИРОВАНИЕ АДРЕСОВ ПРОИСХОДИТ ВНЕ ЦЕНТРАЛЬНОГО ПРОЦЕССОРА. This goal is achieved by the introduction of the register of the device 4 ... 11, 18 ... 20 adders, multiplexers 12 ... 16 and the address decoder 17 is then carried out Multistage ACCESS cell system memory through indirect addressing, which allows for addressing SOLID ON BASE starting address, so that the address generation occurs outside the CPU. 2 ИЛ. 2 IL.

Description

Шина адреса Шина данных. Address bus data bus.

Шина tire

пра&ени great & tim

i i

(L

Изобретение относитс к вычислительной технике и может быть использовано при построении систем пам ти микроэвм. This invention relates to computer technology and can be used in constructing the system memory of the microcomputer.

Целью изобретени вл етс расширение функциональных возможностей за счет аппаратного формировани адреса списка. The aim of the invention is to expand the functional capabilities by forming hardware address list.

На фиг. FIG. 1 приведена функциональна схема устройства на фиг. 1 shows a functional diagram of the device of FIG. 2 - мультиплексор . 2 - Multiplexer.

Устройство (фиг. 1) содержит регистры 1-11 с первого по одиннадцатый, мультиплексоры 12-16 с первого по п тый , дешифратор 17 адреса, четвертый 18, третий 19, второй 20 и первый 21 сумматоры. An apparatus (FIG. 1) comprises registers 1-11 of the first to eleventh multiplexers 12-16 to the first through fifth address decoder 17, fourth 18, third 19, second 20 and first 21 adders.

Устройство работает следующим образом . The apparatus operates as follows.

Возможны три режима работы устройства . There are three modes of operation.

1. Непосредственна адресаци . 1. immediate addressing. По входной (внутренней) шине адрес а регистр-защелку 2 поступает шестнад цатиразр дный адрес чейки системной пам ти, в котором осуществл етс его хранение. By inlet (inside) and an address bus latch 2 enters shestnad tsatirazr projectile loader address cell system memory, wherein storage is performed. на первые входы регистров 3-6 по шине данных подаетс шестнадцатиразр дный нулевой код. the first inputs of the registers 3-6 through the data bus is supplied to zero shestnadtsatirazr projectile loader code. Од- новременно с этим на вход дешифратора 17 адреса поступает адресна комбинаци , в соответствии с которой выбираетс первый выход данного блока. Simultaneously with this input address decoder 17 enters the addressing combination, whereby the first output of the selected block. По внутренней шине управлени на другой вход дешифратора 17 адреса поступает управл ющий сигнал. By controlling the internal bus to the other input of the decoder 17, the address control signal is supplied. С приходом управл ющего сигнала на первом выходе дешифратора 17 формируетс стробирующий .импульс, поступающий на вход записи регистра 3. Информаци , наход ща с на входе регистра 3, запоминаетс в нем. With the advent of a control signal at the first output of the decoder 17 is formed .impuls strobe input to the register 3. The information record entry, finding a conductive with the input register 3 is stored therein.

Аналогично на второй вход дешифратора 17 поступают адресные комбина- ции, выбирающие последовательно 2-й, 3-й и 4-й его выходы. Similarly, the second input of the address decoder 17 receives combinations of choosing sequentially 2nd, 3rd and 4th its outputs. В результате этого нулевой код, поступающий на 4-й, 5-й и 6-й входы регистров, эа As a result, zero-code received on the 4th, 5th and 6th register inputs ea

поминаетс в них. pominaets them. Далее по внутрен Next on the internal

ней шине данных на входы регистров 7-11 подаютс четырехразр дные коды управлени мультиплексорами 12-16. It data bus to the inputs of registers 7-11 are provided chetyrehrazr dnye control codes multiplexers 12-16. Одновременно по внутренней шине адреса на второй вход дешифратора тупает адресна комбинаци , выбирающа п тый выход этого дешифратора, а по внутренней шине управлени - сигнал стробировани дешифратора 17, Simultaneously internal address bus to the second input of decoder blunt the addressing combinations, selecting the fifth output of the decoder, and the internal control bus - gating signal decoder 17,

о Q about Q

5 five

5 five

0 0

формирующего стробирующий импульс дл регистров 7-11, с приходом которого коды управлени схемами мультиплексировани защелкиваютс в этих регистрах . forming gate pulse for registers 7-11, with the advent of which codes controlling the multiplexing circuitry latched in these registers. Управл ющие коды поступают с выходов этих регистров на управл юшле входы мультиплексоров 12-16, коммутируют их таким образом, что информаци , хран ща с в регистрах 2-6, проходит через них на входы сумматоров 18-21 без изменени . The control codes received with the control outputs of these registers yushle inputs of multiplexers 12-16 commute them so that the information stored in the registers with 2-6 passes therethrough to the inputs of adders 18-21 without change.

Результат операции сложени с выхода сумматора 18 подаетс на первый вход сумматора 19 (аналогично дл сумматоров 19-21). Adding the operation result output from the adder 18 is supplied to a first input of the adder 19 (similar to adders 19-21). Б результате этих операций , на выходе сумматора 21 формируетс физический адрес чейки системной пам ти, который запоминаетс в регистре 1. Bytes result of these operations, the output of the adder 21 generated physical address cell system memory, which is stored in register 1.

2.Косвенна адресаци . 2.Kosvenna addressing.

В регистр 2 по внутренней шине адреса заноситс смещение адреса чейки системной пам ти. The register 2 through an internal bus address offset addresses zanosits cell system memory. При этом в регистры 3-6 записьшаютс базовые адреса чейки системной пам ти. In the registers 3-6 zapisshayuts base addresses system memory cell. В регистры 7-11 по внутренней шине данных поступают коды, определ ющие смещение информации в мультиплексорах 12-16. The registers 7-11 via the internal bus data received codes defining the offset information in multiplexers 12-16. Все последующие операции аналогичны работе устройства в первом режиме. The subsequent operations are similar to the operation of the device in the first mode.

3.Относительна адресаци . 3.Otnositelna addressing. Данный режим необходим дл поиска This mode is required for the search

элементов списка и состоит из двух шагов, list items and consists of two steps,

Работа на первом шаге полностью совпадает с работой устройства в первом режиме. Work in the first step is identical with the device operating in the first mode.

Второй шаг заключаетс в следующем . The second step is as follows.

После нахождени физического адреса из чейки системной пам ти считываютс данные, которые затем поступают по внутренней шине данных в регистр 3, после этого в регистры 2,4, 5,6 занос тс нулевые коды. After finding a physical address of the system memory cell read out data, which are then fed via the internal bus data register 3, then into registers 2.4, 5.6 skid are zero codes. Затем в регистры 7-11 занос тс коды, определ ющие смещение информации, хран щейс в регистре 3. После вьтолнени операций сложени в сумматорах 18-21 в регистре 1 находитс физический адрес следующей чейки системной пам ти . Then the registers 7-11 are skid codes defining the offset information stored in the register 3. When vtolneni adding operations in the adders 18-21 into the register 1 is the physical address of the next cell system memory. Данные, прочитанные из этой . Data read from this. чейки, поступают по внутренней шине данных в регистр 4. Аналогично в регистры 2,3,5,6 занос тс нулейые коды. cell receives data on the internal bus 4. Similarly to the register in registers 2,3,5,6 skid codes are zeros. Перечисленные вьппе операции производ тс дп регистров 5,6. These operations are produced vppe dp register 5.6. В результате всех указанньк действий в реги5 15 As a result of action ukazannk regi5 15

стре 1 будет получен физический адрес элемента списка. Streit 1 is obtained physical address item list.

Таким образом, за счет введени в схему регистров 4-11, мультиплексоров 12-16, дешифратора 17 адреса и сумматоров 18 - 20 устройство приобретает новую, описанную выше функцию, что в конечном итоге позвол ет сократить количестве обращений центрального про- цессора к системной пам ти при выполнении программ. Thus, by introducing into the circuit registers 4-11, the multiplexers 12-16, the address decoder 17 and the adders 18 - 20, the device acquires a new feature described above, which finally allows to reduce the number of applications central processor to the system memory tee in carrying out programs.

Claims (1)

  1. Формула изобретени . Formula invention. Устройство дл адресации к пам ти, содержащее с первого по третий регистры и первый сумматор, выход которого соединен с информационным входом первого регистра, выход которого вл етс выходом физического адреса устройства, информационные входы второго и третьего регистров вл ютс соответственно адресным и информационным входами устройства, отличающеес тем, что, с целью расши- рени функциональных возможностей за счет аппаратного формировани адреса списка,, в него введены регистры с четвертого по одиннадцатый, мультиплексоры с первого по п т An apparatus for addressing memory, comprising: first to third registers and the first adder, whose output is connected to the data input of the first register, whose output is the output of the physical device addresses, data inputs of the second and third registers are respectively address and information device inputs, characterized in that, with a view to expansion rhenium functionality due to a hardware address list forming ,, introduced into it registers with the fourth to eleventh multiplexers of the first through n m ый, суммато- ры с второго по четвертый и дешифра64 first, summato- ry with the second and fourth deshifra64
    тор адреса, причем информационные входы регистров с четвертого по одиннадцатый соединены с информационным входом устройства, выходы регистров с второго по шестой соединены соответственно с информационньо4и входами мультиплексоров с первого по п тый, выходы сумматоров с второго по четвертый соединены соответственно с первыми входами сумматоров с первого по третий, первый вход четвертого сумматора соединен с выходом первого мупь- типлексора,вторые входы сумматоров с первого по четвертый соединены соответственно с выходами п того, четве Torr addresses, wherein the data inputs of the registers of the fourth to eleventh connected to an information input device, the output of register with the second to sixth are respectively connected to informatsionno4i input multiplexers of the first through fifth adders outputs the second through fourth respectively connected to first inputs of adders of the first to third, the first input of the fourth adder is connected to the output of the first mup- tipleksora, the second inputs of the adders of the first through fourth output coupled respectively to the fifth, quat ртого , третьего и второго мультиплексоров , выходы регистров с седьмого по одиннадцатый соединены соответственно с управл ющими входами мультиплексоров с первого по п тый адресны вход дешифратора адреса соединен с адресным входом устройства,вход стро- бировани дешифратора адреса вл етс входом управлени устройства, выходы дешифратора адреса с первого по четвертый соединены соответственно с входами записи регистров с третьего по шестой, п тый выход депшфратора адреса соединен с входами записи ре-. rtogo, second and third multiplexers, registers the outputs from the seventh to eleventh are respectively connected with the control inputs of the multiplexers of the first through fifth address input of the address decoder connected to the address input of the device, the input stro- birovani address decoder is input to the control device, the outputs of the address decoder the first through fourth registers respectively connected to the third write inputs of the sixth, fifth depshfratora address output coupled to inputs PE recording. гистров с седьмого по одиннадцатый. Trunk from the seventh to the eleventh.
SU884363503A 1988-01-12 1988-01-12 Device for addressing a memory SU1515164A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884363503A SU1515164A1 (en) 1988-01-12 1988-01-12 Device for addressing a memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884363503A SU1515164A1 (en) 1988-01-12 1988-01-12 Device for addressing a memory

Publications (1)

Publication Number Publication Date
SU1515164A1 true SU1515164A1 (en) 1989-10-15

Family

ID=21349669

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884363503A SU1515164A1 (en) 1988-01-12 1988-01-12 Device for addressing a memory

Country Status (1)

Country Link
SU (1) SU1515164A1 (en)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7681057B2 (en) 2001-09-28 2010-03-16 Lexar Media, Inc. Power management of non-volatile memory systems
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US7734862B2 (en) 2000-07-21 2010-06-08 Lexar Media, Inc. Block management for mass storage
US7743290B2 (en) 2004-08-27 2010-06-22 Lexar Media, Inc. Status of overall health of nonvolatile memory
US7774576B2 (en) 1995-07-31 2010-08-10 Lexar Media, Inc. Direct logical block addressing flash memory mass storage architecture
US7865659B2 (en) 2004-04-30 2011-01-04 Micron Technology, Inc. Removable storage device
US7908426B2 (en) 1995-07-31 2011-03-15 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US7917709B2 (en) 2001-09-28 2011-03-29 Lexar Media, Inc. Memory system for data storage and retrieval
US7944762B2 (en) 2001-09-28 2011-05-17 Micron Technology, Inc. Non-volatile memory control
US7949822B2 (en) 2004-08-27 2011-05-24 Micron Technology, Inc. Storage capacity status
US8078797B2 (en) 1995-07-31 2011-12-13 Micron Technology, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US8166488B2 (en) 2002-02-22 2012-04-24 Micron Technology, Inc. Methods of directly accessing a mass storage data device
US8171203B2 (en) 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US8386695B2 (en) 2001-09-28 2013-02-26 Micron Technology, Inc. Methods and apparatus for writing data to non-volatile memory

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1265754, кл. С 06 F 3/02, 1986 Moglynn D.R. Modem mikroprocessor system design, New-York, 1980, p. 86. *

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8032694B2 (en) 1995-07-31 2011-10-04 Micron Technology, Inc. Direct logical block addressing flash memory mass storage architecture
US8171203B2 (en) 1995-07-31 2012-05-01 Micron Technology, Inc. Faster write operations to nonvolatile memory using FSInfo sector manipulation
US8078797B2 (en) 1995-07-31 2011-12-13 Micron Technology, Inc. Increasing the memory performance of flash memory devices by writing sectors simultaneously to multiple flash memory devices
US8397019B2 (en) 1995-07-31 2013-03-12 Micron Technology, Inc. Memory for accessing multiple sectors of information substantially concurrently
US7774576B2 (en) 1995-07-31 2010-08-10 Lexar Media, Inc. Direct logical block addressing flash memory mass storage architecture
US9026721B2 (en) 1995-07-31 2015-05-05 Micron Technology, Inc. Managing defective areas of memory
US7908426B2 (en) 1995-07-31 2011-03-15 Lexar Media, Inc. Moving sectors within a block of information in a flash memory mass storage architecture
US8554985B2 (en) 1995-07-31 2013-10-08 Micron Technology, Inc. Memory block identified by group of logical block addresses, storage device with movable sectors, and methods
US8793430B2 (en) 1995-07-31 2014-07-29 Micron Technology, Inc. Electronic system having memory with a physical block having a sector storing data and indicating a move status of another sector of the physical block
US7734862B2 (en) 2000-07-21 2010-06-08 Lexar Media, Inc. Block management for mass storage
US8019932B2 (en) 2000-07-21 2011-09-13 Micron Technology, Inc. Block management for mass storage
US8250294B2 (en) 2000-07-21 2012-08-21 Micron Technology, Inc. Block management for mass storage
US7944762B2 (en) 2001-09-28 2011-05-17 Micron Technology, Inc. Non-volatile memory control
US8694722B2 (en) 2001-09-28 2014-04-08 Micron Technology, Inc. Memory systems
US8135925B2 (en) 2001-09-28 2012-03-13 Micron Technology, Inc. Methods of operating a memory system
US7917709B2 (en) 2001-09-28 2011-03-29 Lexar Media, Inc. Memory system for data storage and retrieval
US9032134B2 (en) 2001-09-28 2015-05-12 Micron Technology, Inc. Methods of operating a memory system that include outputting a data pattern from a sector allocation table to a host if a logical sector is indicated as being erased
US9489301B2 (en) 2001-09-28 2016-11-08 Micron Technology, Inc. Memory systems
US8208322B2 (en) 2001-09-28 2012-06-26 Micron Technology, Inc. Non-volatile memory control
US8386695B2 (en) 2001-09-28 2013-02-26 Micron Technology, Inc. Methods and apparatus for writing data to non-volatile memory
US7681057B2 (en) 2001-09-28 2010-03-16 Lexar Media, Inc. Power management of non-volatile memory systems
US9213606B2 (en) 2002-02-22 2015-12-15 Micron Technology, Inc. Image rescue
US8166488B2 (en) 2002-02-22 2012-04-24 Micron Technology, Inc. Methods of directly accessing a mass storage data device
US8090886B2 (en) 2004-04-20 2012-01-03 Micron Technology, Inc. Direct secondary device interface by a host
US7725628B1 (en) 2004-04-20 2010-05-25 Lexar Media, Inc. Direct secondary device interface by a host
US8316165B2 (en) 2004-04-20 2012-11-20 Micron Technology, Inc. Direct secondary device interface by a host
US10049207B2 (en) 2004-04-30 2018-08-14 Micron Technology, Inc. Methods of operating storage systems including encrypting a key salt
US8612671B2 (en) 2004-04-30 2013-12-17 Micron Technology, Inc. Removable devices
US7865659B2 (en) 2004-04-30 2011-01-04 Micron Technology, Inc. Removable storage device
US8151041B2 (en) 2004-04-30 2012-04-03 Micron Technology, Inc. Removable storage device
US9576154B2 (en) 2004-04-30 2017-02-21 Micron Technology, Inc. Methods of operating storage systems including using a key to determine whether a password can be changed
US7743290B2 (en) 2004-08-27 2010-06-22 Lexar Media, Inc. Status of overall health of nonvolatile memory
US8296545B2 (en) 2004-08-27 2012-10-23 Micron Technology, Inc. Storage capacity status
US7949822B2 (en) 2004-08-27 2011-05-24 Micron Technology, Inc. Storage capacity status

Similar Documents

Publication Publication Date Title
US3331056A (en) Variable width addressing arrangement
JP3992873B2 (en) Synchronous random access memory
JP2717693B2 (en) Micro computer system
US4984213A (en) Memory block address determination circuit
US4654781A (en) Byte addressable memory for variable length instructions and data
JP3038649B2 (en) Associative search apparatus and method
JP3229180B2 (en) Data compression system
US4403284A (en) Microprocessor which detects leading 1 bit of instruction to obtain microcode entry point address
US4870562A (en) Microcomputer capable of accessing internal memory at a desired variable access time
US5936560A (en) Data compression method and apparatus performing high-speed comparison between data stored in a dictionary window and data to be compressed
EP0341897B1 (en) Content addressable memory array architecture
US4491907A (en) Plurality of processors sharing the memory, the arithmetic logic unit and control circuitry all on a single semiconductor chip
EP1556752A1 (en) Intrusion detection accelerator
US4402044A (en) Microprocessor with strip layout of busses, ALU and registers
US4773049A (en) Semiconductor memory device having improved access time for continuously accessing data
US5438548A (en) Synchronous memory with reduced power access mode
JPH03156791A (en) Semiconductor memory
EP0341899A1 (en) Content addressable memory array
JP2776132B2 (en) Data processing system having both static and dynamic masking information in the operand
US4694391A (en) Compressed control decoder for microprocessor system
JP3303225B2 (en) Data compression device using the Lempel-Ziv type algorithms
JPH10198597A (en) Method for selecting register storage destination for data streams supplied in series
GB2155671A (en) Digital signal processing systems
JPH05204820A (en) Microprocessor, processing system, and bus interface
US4475237A (en) Programmable range recognizer for a logic analyzer