SU1467739A1

SU1467739A1 - Синтезатор частот

Info

Publication number: SU1467739A1
Application number: SU874279332A
Authority: SU
Inventors: Валентин Павлович Большаков; Максим Семенович Гитман; Олег Евгеньевич Смирнов; Виталий Иванович Шепшелей
Original assignee: Предприятие П/Я А-7672
Priority date: 1987-07-06
Filing date: 1987-07-06
Publication date: 1989-03-23

Abstract

Изобретение относитс к радиотехнике . Цель изобретени - повышение быстродействи . Синтезатор частот содержит опорный г-р 1, датчик 2 опорных частот, смеситель 3, эл-т задержки 4, делитель 5 частоты, коммутаторы 6 и 8, формирователь 7 сигналов управлени и запоминающий блок 9. Процесс синтеза выходной частоты состоит из нескольких циклов, каждый из кото рых разбиваетс на такты - временные интервалы. В течение каждого такта синтезируетс колебание, определ ющее число в соответствующем разр де частоты. Быстродействие синтезатора частоты определ етс лишь максимальными рабочими частотами смесител 3, эл-та задержки 4 и делител 5. 1 ил.

Description

Изобретение относится к радиотехнике и может быть использовано в приемно-передающей и радиоизмерительной аппаратуре. $

Цель изобретения - повышение быстродействия.

На чертеже представлена электрическая структурная схема синтезатора частот. jq

Синтезатор частот содержит опорный генератор 1, датчик опорных частот (ДОЧ) 2, смеситель 3, элемент 4 задержки, делитель 5 частоты, первый коммутатор 6, формирователь 7 сигна- 15 лов управления, второй коммутатор 8, запоминающий блок 9.

Синтезатор частот работает следующим образом.

В ДОЧ 2 из колебаний опорного ге- 20 нератора 1 частоты f_p формируется η колебаний переключаемых опорных частот f _оп (где η = 1 - 10) и колебание одной вспомогательной опорной частоты f₀. В формирователе сигналов 25 управления из опорных колебаний f ₀формируются тактовые управляющие импульсы длительностью ΐ, равной длительности задержки, вносимой элементом 4 задержки. 30

Процесс синтеза выходной части f_Bblx состоит из нескольких циклов, число которых 1 , Каждый цикл разбивается на (ш+1) временных интервалов (тактов), где m - определяется 35 число разрядов синтезируемой частоты. Если интервал между колебаниями пере ключаемых опорных частот равен шаг сетки частот F, то ΐ m = lg-- .

а

В течение первого такта синтезируется колебание, определяющее число в самом младшем разряде частоты. Формирователь 7 сигналов управления в со- ^5 ответствии с кодом заданной выходной частоты устанавливает в ДОЧ 2 заданную высоту f_On, которая поступает на первый вход смесителя 3, а первый коммутатор 6 подключает выход ДОЧ 2 с 5θ частотой на второй вход смесителя 3, на выходе которого формируется сигнал суммарной частоты f^.= ±оп⁺^>

В течение второго такта синтезируется колебание частоты соответственно на разряд старше. Первый коммутатор 6 подключает к второму входу смесителя 3 сигнал с частотой

1-Д1⁼ с выхода делителя 5 час- тоты. На первый вход смесителя 3 поступает новое значение частоты f^_nи на его выходе формируется сигнал f_S2. Колебание на выходе делителя 5 частоты с частотой f_t задерживается во времени на длительность такта ί / по отношению к началу первого такта. В течение третьего такта формирователь 7 сигналов управления переключает ДОЧ 2 на новое значение частоты f'0_n и первый коммутатор 6 подключает к смесителю 3 колебание с частотой f^₂= f_5q/10 и на выходе смесителя 3 формируется сигнал с частотой Сопроцесс синтеза длится ш+1=4 такта.

В начале четвертого такта второй коммутатор 8 подключает к входу запоминающего блока 9 выходное колебание элемента 4 задержки, а в конце такта отключает. В конце четвертого такта или в начале первого такта второго цикла синтеза частоты первый коммутатор 6 подключает к смесителю 3 колебание вспомогательной опорной частоты f_c и весь процесс повторяется.

Быстродействие синтезатора частоты определяется лишь максимальнымй рабочими частотами используемых узлов (смесителя 3, элемента 4 задержки, делителя 5 частоты и может быть доведено до нескольких десятков мкс.

Claims

Формула изобретения Синтезатор частот, содержащий последовательно соединенные опорный генератор, датчик опорных частот и сме-. ситель, второй вход которого подключен к выходу первого коммутатора, последовательно соединенные второй коммутатор и запоминающий блок, а также элемент задержки, делитель частоты и формирователь сигналов управления, вход которого соединен с выходом опорного генератора, при этом первый управляющий вход датчика опорных частот соединен с первым управляющим входом первого коммутатора, с первым управляющим входом второго коммутатора и подключен к первому выходу формирователя сигналов управления, второй управляющий вход датчика опорных частот соединен с вторым управляющим входом первого коммутатора и вторым управляющим входом второго коммутатора и подключен к второму вы3

1467739 ходу формирователя сигналов управления, второй выход датчика опорных частот подключен к первому входу первого коммутатора, а вход делителя частоты соединен с входом второго коммутатора, отличающийся тем, что, с целью повышения быстро- \ действия, элемент задержки включен между выходом смесителя и входом делителя частоты, выход которого соединен с вторым входом первого коммутатора ,