SU1437875A1 - Устройство дл анализа параметров графа - Google Patents

Abstract

Изобретение относитс  к вычисли тельной технике, может быть использовано дл  исследовани  путей в графе и позвол ет определ ть внепгаие и внутренние радиусы графа. Цель изобретени  - расширение класса решаемых задач - достигаетс  за счет использовани  в устройстве матриць регистров , в которые перед началом работы занос т информацию о весах ребер графа . При определении внутренних центров графа матрицу весов транспойи- руют. 2 ил.

Description

сл

с

00

00

v3

ел

Изобретение относитс  к вычислительной технике и может быть использовано дл  исследовани  путей в графе .

Цель изобретени  - расширение клас са решаемых задач за счет определени  внешних и внутренних центров графа.

На фиг. I представлена функциональна  схема устройства , на фиг. 2 - временна  диаграмма рдботы блока синхронизации .

Устройство содержит матрицу из регистров 1, где В - количество вершин в графе, матрицу из ключей 2, матрицу из схем 3 сравнени , матрицу из ВхВ триггеров l, первую группу из I В элементов ИЛИ 5, вторую группу элементов ИЛИ 6, группу из В врем импульсных интегрирующих преобразователей 7, группу из В регистров 8, группу из В схем 9 сравнени , элемент 10 ИЛИ, элемент 1 1 НЕ, первый элемент 2 И, врем им- пульсный интегрирующий преобразователь 13, второй элемент 14 И и блок 15 синхронизации.

Кроме того, на фиг, I цифровое обозначение имеют входы 16 задани  веса пути из М-ой в К-уго BepmtiHy графа устройства (М i , ., , ,Б , К 5 . ,,,В), вход 17 начальной установки устройства, вход 18 пуска устрой- ства, выход 19 совпадени  К-ой вершины графа с внешним (внутренним) центром графа устройства, выход 20 признака окончани  работы устрорЧства, первый выход 2 синхронизации блока 15, второй выход 22 синхронизации блока 15, перва  группа из В выходов 23 блока 15 и втора  группа , из В выходов 24 блока 15,

Устройство работает следующим образом .

Перед началом работы на входы 16 устройства подают .информацию о весе соответствующих ребер графа, котора  поступает на информационные входы регистров 1, На вход I7 начальной установки устройства подают импульсный сиг нал единичного уровн , который поступает на входы признаков записи регистров 1, вход установки в ноль вре- м импульсного интегрирующего преобразовател  13 и входы начальной установки ключей 4, При этом информаци  о весе ребер графа записываетс  в регистры 1, на выходе врем кмпульсного ин-тегрирующего преобразовател  13

5

10

5

0

5

0

5

0

5

0

5

устанавливаетс  нулевой код, ключи

2замыкают цепи между информационным входом и выходом. На вход 18 пуска устройства подают импульсный сигнал единичного уровн , которьй поступает на вход пуска блока 15 синхронизации . При этом блок 15 синхронизации начинает вырабатьгоать последовательность импульсов, предусмотренную временной диаграммой его работы (цифры на временной диаграмме соответствуют номерам позиций использованных при обозначении входов и выходов устройства и блока 15 синхронизации),На выход 2I блок 15 синхронизации выдает импульсный сигнал единичного уровн , который поступает на входы установки в ноль всех триггеров 4 и всех врем импульсных интегрирующих преобразователей 7. При этом все триггеры 4 устанавливаютс  в нулевое состо ние,на выходе всех врем импульсных интегрирующих преобразователей 7 устанавливаетс  нулевой код. Через врем  Т, отсчитанное от переднего фронта сигнала с 21, необходимое дл  установки триггеров 4 и преобразователей 7, блок 15 синхронизации выдает импульсный сигнал единичного уровн  на первый выход 23 первой группы, который поступает на вход разрешени  пуска первого преобразовател  7 группы. При этом первый преобразователь 7 начинает вырабатывать код, величина которого пропорциональна времени разрешени  его работы. Информаци  с выхода первого преобразовател  7 поступает на первые информационные входы всех схем

3сравнени  первой строки матрицы, на вторые входы которых поступает информаци  о величине пути из первой вершины в К-ю с выхода регистра

1, К-  схема 3 сравнени  при условии равенства кодов на первом и втором информационных входов вырабатьшает сигнал единичного уровн  (достигнута К-а  вершина графа), который поступает на вход установки в единицу К-го триггера 4 первой строки матрицы . При этом К-й триггер 4 первой строки матрицы переходит в единичное состо ние, Единичный потенциал с выхода К-го триггера 4 первой строки матрицы поступает на управл ющие входы всех ключей 2 К-го столбца матрицы и на вход разрешени  работы К-го преобразовател  7 группы.

При этом ключи 2 К-го столбца матри. цы размыкают цепи между своими информационными входами и выходами (блокируетс  повторное начало исполнени  ветвей исход щих из К-й вершины графа), К-й преобразователь 7 начинает вырабатывать код, величина которого пропорциональна времени разрешени  его работы (начинаетс  исполне- ю гично, но перед началом работы матние ветвей исход щих из К-й вершины графа). Работа устройства продолжаетс  аналогичным образом до тех пор, пока на выходе элемента 14 И не по витс  потенциал единичного уровн  (достигнуты все вершины графа ), который поступает на тактовый вход блока 5 синхронизации. При этом блок 15 синхронизации снимает сигнал единичного уровн  с первого выхода 23 первой группы и выра- батьшает импульсный сигнал на первом выходе 24 второй группы, который поступает на вход признака записи первого регистра 8. При этом в первый регистр 8 записываетс  информаци  о величине внешнего радиуса из первой вершины графа. Через врем  Тг, достаточное дл  записи информации в первый регистр 8, блок 15 синхронизации формирует импульсный сигнал единичного уровн  на выходе 21, который поступает на входы установки в О всех преобразователей 7 и всех триггеров 4. Через врем  Т, достаточное дл  установки в ноль преобразователей 7 и триггеров 4, блок 15 синхронизации выдает на второй вькод . 23 первой группы потенциал единичного уровн . Далее устройство работает аналогично. (Определ ютс  величины внешних радиусов из всех вершин графа). Через В тактов работы блока 15 синхронизации, по вл етс  сигнал на выходе 22 блока 15, который поступает на вход разрешени  работы преобразовател  13. При этом преобразователь 13 начинает вырабатывать код, величина которого пропорциональна времени разрешени  его работы. Информаци  с преобразовател  13 поступает на вторые информационные входы всех схем 9 сравнени , на первые входы которых поступает информаци  с выходов регистров 8. Через врем , равное весу минимального внешнего радиуса , на выходе К-ой схемы сравнени  по вл етс  единичньй сигнал, который поступает на выходы 19 и 20

определении вершины дл  которой S(Xi) мин

рицу весов графа транспонируют.

Таким образом, суть изобретени  заключаетс  в

х ;(х;..

15 S(Xj , НСХ) мин ( R(Xj ) i, J 1,...,В, S(Xi), MaKc() - внешний радиус вершины Х J R(xO макс ((У ji) - внутренний радиус вершины X-i; С4 ij - длина кратчайшего пу20 ти из i-й вершины графа в .-ю; СР(Т длина кратчайшего пути из j-вершины графа в i-ю.

При этом преобразователи 7 и 13 могут быть выполнены не только на

25 цифровых элементах, например на счет чиках с тактовым (суммирующим) входом и входом разрешени  работы (счета ), но и аналоговых элементах (так называемых интеграторах). При этом

30 не требуетс  сколько-нибудь существенных изменений функциональной схемы устройства.

35

40

Claims (1)

1. Формула изобретени 

   Устройство дл  анализа параметров графа, содержащее матрицу из регистров , где В - количество вершин в графе, матрицу из BtB ключей, матри цу из схем сравнени , матрицу и ВхВ триггеров, две группы из В элементов ИЛИ, группу из В врем импуль ных интегрирующих преобразователей, группу из В регистров, первый элемент И и блок синхронизации, причем 45 выход К-го ключа М-й строки матрицы (К 1,...,В; М ,...,В) подключе к первому информационному входу Ксхемы сравнени  М-й строки матрицы, выход признака равенства которой по ключен к входу установки в 1 К-го триггера М-й строки матрицы, выход которого подключен к М-му входу К-г элемента ИЛИ первой группы, информа ционный вход К-гр регистра М-й стро матрицы  вл етс  входом задани  вес пути из М-й в К-ю вершину графа уст ройства, вход признака записи К-го регистра М-й строки матрицы  вл етс входом начальной установки устройст

   50

   55

   устройства и на вход элеманта НЕ 11. При этом на выходе элемента НЕ 11 по вл етс  нулевой потенциал, который блокирует разрешение работы преобразовател  13. Работа устройства закончена,

   При определении внутренних центров графа устройство работает аналоопределении вершины дл  которой S(Xi) мин

   рицу весов графа транспонируют.

   Таким образом, суть изобретени  заключаетс  в

   х ;(х;..

   S(Xj , НСХ) мин ( R(Xj ) i, J 1,...,В, S(Xi), MaKc() - внешний радиус вершины Х J R(xO макс ((У ji) - внутренний радиус вершины X-i; С4 ij - длина кратчайшего пути из i-й вершины графа в .-ю; СР(Т длина кратчайшего пути из j-вершины графа в i-ю.

   При этом преобразователи 7 и 13 могут быть выполнены не только на

   цифровых элементах, например на счетчиках с тактовым (суммирующим) входом и входом разрешени  работы (счета ), но и аналоговых элементах (так называемых интеграторах). При этом

   не требуетс  сколько-нибудь существенных изменений функциональной схемы устройства.

   5

   0

   Формула изобретени 

   Устройство дл  анализа параметров графа, содержащее матрицу из регистров , где В - количество вершин в графе, матрицу из BtB ключей, матрицу из схем сравнени , матрицу из ВхВ триггеров, две группы из В элементов ИЛИ, группу из В врем импульс- ных интегрирующих преобразователей, группу из В регистров, первый элемент И и блок синхронизации, причем 5 выход К-го ключа М-й строки матрицы (К 1,...,В; М ,...,В) подключен к первому информационному входу Кй схемы сравнени  М-й строки матрицы, выход признака равенства которой подключен к входу установки в 1 К-го триггера М-й строки матрицы, выход которого подключен к М-му входу К-го элемента ИЛИ первой группы, информационный вход К-гр регистра М-й строки матрицы  вл етс  входом задани  веса пути из М-й в К-ю вершину графа устройства , вход признака записи К-го регистра М-й строки матрицы  вл етс  входом начальной установки устройст0

   5

   514

   ва, отличающеес  тем, что, с целью расширени  класса решаемых задач за счет определени  внешних и внутренни центров графа, в него введены группа из В схем сравнени , второй элемент И, элемент ИЛИ, элемент НЕ и врем импульсный интегрирующий преобразователь, причем вход начальной установки устройства подключен к входу установки в О врем - импульсного интегрирующего преобразовател , выход К-го элемента ИЛИ первой группы подключен к управл ющим входам всех ключей К-го столбца мат- ри1№, и К-му входу второго элемента И и к первому входу К-го элемента ИЛИ второй группы, выход которого подключен к входу разрешени  работы К-го врем импульсного I интегрирующего преобразовател , выход которого подключен к информационным входам всех ключей К-й строки матрицы и к информационному входу К-го регистра группы, выход которого подключен к первому информационному входу К-й схемы сравнени  группы, выход приз- Н1зка равенства которой  вл етс  выходом признака совпадени  К-й вершины с внешн.им (внутренним) центром графа устройства и подключен к К-му входу элемента ИЛИ, выход которого

   рие.1

   56

    вл етс  выходом признака окончани  работы устройства и подключен к входу элемента НЕ, выход которого подключен к первому входу первого элемента И, выход которого подключен к входу разрешени  работы врем - импульсного интегрирующего преобразовател , выход которого подключен

   вторым входам всех схем сравнени  группы-, выход К-го регистра М-й строки матрицы подключен к второму информационному входу К-й схемы сравнени  М-й строки матрицы, выход второго элемента И подк;дачен к тактовому входу блока синхронизации, вход пуска которого  вл етс  входом пуска устройства, первьй выход синхронизации блока синхронизации подключен к входам установки в О всех

   триггеров матрицы и к входам установки в О всех врем импульсных интегрирующих преобразователей группы, второй выход синхронизации блока синхронизации подключен к второму входу пер-, вого элемента И, К-й.выход синхронизации первой группы блока синхронизации подключен к второму входу К-го элемента ИЛИ второй группы, К-й выход

   синхронизации второй группы блока синхронизации подключен к входу признака К-го регистра группы.

   rff

   8 2

   2 20

   фиг. 2