SU1408538A1 - Устройство дл контрол качества дискретного канала св зи - Google Patents

Abstract

Изобретение относитс  к электросв зи . Цель изобретени  - сокращение времени контрол . Устр-во содержит анализатор 1 ошибочных комбинаций. блок 2 управлени , элемент ИЛИ 3, ;счетчик 4 комбинаций, счетчик 5 ошибочных комбинаций, блок индикации (БИ) 6, регистр пам ти 10, С целью сокращени  времени контрол  в устр-во введены БИ 7, два посто нных запоминающих блока 8, 9, регистр пам ти 11, комбинационньй сумматор 12, счетчик 13повторных комбинаций, дешифратор 14повторных комбинаций.Если показани  индикатора превьш1ают допустимые, то оператор может оперативно перейти на другую рабочую частоту передачи или приема или перейти на другой режим работы. При этом не тратитс  врем  на специальную проверку, диагностический контроль путем прерьшани  рабочего режима (сеанса св зи) и перехода в режим контрол , диагностики и обратно. 4 ил. i (Л

Description

00

ел

со

Об

Cpu9.i

Изобретение относитс  к электросв зи и может быть применено в системах передачи данных с решающей обратной св зью.

Цель изобретени  - сокращение времени контрол .

На фиг.1 представлена структурна  электрическа  схема устройства дл  контрол  качества дискретного канала св зи; на фиг.2 - структурна  электрическа  схема анализатора ошибочных комбинаций; на фиг.З - стр.уктурна  электрическа  схема блока управлени ; i на фиг.4 - структурна  электрическа  I схема дешифратора повторных комбина- i ций.

Устройство дл  контрол  качества дискретного канала св зи содержит 1 анализатор 1 ощибочных комбинаций, I блок 2 ущзавлени , элемент ИЛИ 3, I счетчик 4 комбинаций, счетчик 5 оши- ; бочных комбинаций, первый 6 и второй ; 7 блоки индикации, первьй 8 и второй J 9 посто нные запоминающие блоки (ПЗБ) I первьй 10 и второй 11 регистры пам - i ти, комбинационньй сумматор 12, счетчик 13 повторных комбинаций и дешиф- I ратор 14 повторных комбинаций, I Анализатор 1 представл ет собой

фактически известньй декодер цифровой I информации (фиг.2), состо щий, например , из регистра сдвига, образованно- : го из D-триггеров 15 - 25, четырех

элементов ИСКЛЮЧАЮЩЕЕ ИЛИ (сумматоры I по модулю два) 26 - 29, подключенных : к соответствующим входам и первьм ; выходам регистра сдвига, и дешифратора 30, подключенного, своими входами к вторым выходам регистра сдвига. ,Цл  обнаружени  ошибки может быть применен ,, например, образующий полином 11 степени ( Х + х + X + 1).

Блок 2 управлени  содержит (фиг.З) следующие стандартные элементы: три элемента И 31-33, два D-триггера 34 и 35, счетчик 36, дешифратор 37, два элемента ИЛИ 38 и 39, два элемента НЕ 40 и 41 и формирователь 42.

Дешифратор 14 содержит (фиг.4) следующие стандартные элементы: D- триггер 43, элемент НЕ 44 и элемент И-НЕ 45.

Устройство работает следующим .образом.

После включени  напр жени  питани  в блоке 2 (фиг.2) формирователь 42 вьфабатывает сигнал обнулени  (Сброс который подаетс  внутри блока 2 че

с

Q 5

0 5 о

0

5

,

5

рез элемент ИЛИ 38 на установочньй вход счетчика 36, через элемент НЕ 40 на установочный вход триггера 34, а через элемент ИЛИ 39 - на второй выход блока 2.

В результате все счетчики 4, 5 и

13(фиг.1) обнул ютс .

По приходу сигнала Пуск, синхронизированного с началом кодовой комбинации (т.е., сформированного вне предлагаемого устройства, в аппаратуре по окончании циклового фазировани  при наличии команды Пуск), через элемент ИЛИ 3 на третий вход блока 2 управлени  последний разрешает прохождение импульсов тактовой частоты , поступающих на второй вход блока 2 управлени , с п того своего выхода на второй вход анализатора 1 ошибочных комбинаций. В результате этого цифрова  информаци , поступающа  на первый вход анализатора 1, подвергаетс  поблочной обработке с целью вы влени  ошибочных блоков-- (комбинаций), причем биты входной информации опережают фронты импульсов тактовой частоты. С первого выхода анализатора 1 на первый вход блока 2 вьвдаетс  сигнал ошибки (логической единицы), если хот  бы одна ошибка содержитс  в комбинации, и записываетс  на триггере 35 блока 2 управлени . С второго выхода анализатора J на дешифратор 14 выдаетс  информационна  кодова  последовательность , часть разр дов которой содержит служебные биты. 22-й разр д кодовой (35,24-разр дной) комбинации содержит информацию о повторении комбинации . Блок 2 управлени  с помощью содержащихс  в нем счетчика 36 и дешифратора 37 (фиг.З) выдел ет 22-й импульс и вьщает его с четвертого выхода на третий вход дешифратора 14, под действием которого информаци  (признак) о наличии повторенной комбинации (бит в 22-м разр де) записываетс  и хранитс  в D-триггере 43 дешифратора 14 (фиг.4). При совпадении трех сигналов: признака повторной комбинации (третий вход дешифратора 14), отсутствии ошибки в комбинации (второй вход) и признака окончани  комбинации (первьй вход), дешифратор

14формирует импульсный сигнал на

вход счетчика 13.

I

С третьего выхода блока 2 управлени  на вход счетчика 4 комбинаций

вьиаютс  импульсы, каждый из которых означает, что на устройство поступил очередна  комбинаци  35, 24-разр дного кода, где 35 означает полное число разр дов комбинации (блока), а 24 - число разр дов, отведенное дл информации и служебных битов в том числе, а остальные 11 разр дов - проверочные биты. С второго выхода блок 2 управлени  на вход счетчика 5 поступают импульсы, каждый из которых означает наличие хот  -бы одной ошибки в кодовой комбинации. После отсчета счетчиком 4, работающим в режиме сложени , количества импульсов, соответствующих 125 комбинаци м, с его выхода на синхронизирующие входы записи первого 10 и второго 11 регистров формируетс  импульс. При этом по переднему фронту импульса в первый регистр 10 записываетс  число ошибочных комбинаций, подсчитанное за цикл (период)5 равный по времени интервал времени из 125 комбинаций (на соот-- ветствующей скорости приема-передачи дискретной информации).

Во второй регистр 11 по переднему фронту импульса запи.сываетс  число, означающее сумму ошибочных комбина- ций, подсчитанных счетчиком 5 и выданных на входы комбинационного сумматора 12, и повторных комбинаций, подсчитанных счетчиком 13, который прин л их с дешифратора 14 и выдал на вторые входы комбинационного сум- матора 12. Этот же импульс, поступивший с выхода счетчика 4 через элемен ИЛИ 3 на вход блока 2 управлени , означает конец одного цикла измерени . Код числа, записанный в первом регистре , вьщаетс  через ПЗБ 8 на первый блок 6 индикации, который отображает процент безошибочных комбинаций на приеме в режиме работы аппаратуры пе данных с решающей обратной св зью в процессе сеанса св зи. Код числа, записанньш во втором регистре 11, выдаетс  через ПЗБ 9 на второй блок 7 индикации, который отображает процент безошибочных комбинаций, по- лученных на приеме, с учетом числа новых, формируемых на передаче, комбинаций , т.е. числа повторенных комбинаций в процессе сеанса св зи.

Показани  обоих блоков 6 и 7 индикации измен ютс  через интервалы времени передачи (приема) 125 комбинаций 35, 24-разр дного кода.

0 5

п 0

0

5

Первый блок 6 индикации отображает коэффициент потерь передачи информации в одном (обратном) канале, а второй блок 7 индикации -. в другом (пр мом ), причем показани  второго всегда не превышают показаний первого и выражаютс  в процентах.

ПЗБ 8 и 9 кодируютс  таким образом, чтобы двоичный код (число комбинаций), поданный на каждый из блоков, преобразовывалс  в двоичный код, соответствующий коэффициенту потерь или скорости передачи цифровой информации, выраженных в процентах.

Например, если на вход ПЗБ поступает .двоичный код числа, наход щегос  в пределах от О до , то это означает, что блок индикаторов покажет-число 0%. Если на входе ПЗБ двоичный код числа, наход щегос  в пределах от 18 до 29, то индикатор покажет число 20%, а если на входе ПЗБ двоичный код числа, наход щегос  в интервале от 90 до

101, то индикатор покажет число 80%. I

Таким образом, наблюда  за показани ми индикаторов, оператор в процессе сеанса св зи может судить о коэффициенте потери скорости передачи цифровой информации в пр мом и обратном каналах св зи за счет переспросов ошибочных комбинаций 35, 24-разр дного кода в системе передачи данных с использованием режима обратной св зи.

Если показани  индикатора (или индикаторов) превьш1ают допустимые (это означает, что из-за наличи  помех принимаетс  большой процент оши бочных комбинаций и скорость передачи цифровой информации очень снизилась), то оператор может оперативно перейти на другую рабочую частоту передачи или приема или перейти на другой ре- жим работы. При этом не тратитс  врем  на специальную проверку, диагностический контроль путем прерывани  рабочего режима (сеанса св зи) и перехода в режим контрол , диагностики и обратно.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  качества дискретного канала св зи, содержащее последовательно соединенные анализатор ошибочных комбинаций, первый вход которого  вл етс  информационным входом устройства, и блок управлени , второй вход которого  вл етс  тактовым входом устройства, элемент РШИ, выход которого подключен к третьему входу блока управлени , первьш выход которого подключен к установочным входам счетчика ошибочных комбинаций и счетчика комбинаций, выход которого подключен к первому входу элемента ШШ, второй вход которого  вл етс  пусковым входом устройства, а второй выход блока управлени  подключен к счетному входу счетчика ошибочных комбинаций, выходы которого подключены к установочным входам первого регистра пам ти, и первый блок индика- ции, отличающеес  тем, что с целью сокращени  времени контрол , введены последовательно соединенные дешифратор повторных комбинаций, счетчик повторных комбинаций, комбинаци- онный сумматор, второй регистр пам ти , первый посто нный запоминающий |блок и второй блок индикации. Второй

   SO

   л ЛАЖ . f жf ж

   посто нный запоминающий блок, включенный между выходами первого регистра пам ти и входами первого блока индикации, при этом выходы счетчика ошибочных комбинаций подключены к другим входам комбинационного сумматора , выход счетчика комбинаций подключен к синхронизирующим входам первого и второго регистров пам ти, уста новочный вход счетчика повторных комбинаций соединен.с первым выходом блока управлени  , второй, третий,и четвертый выходы которого подключены соответственно к первому, второму и третьему входам дешифратора; повторных комбинаций, четвертый вход которого соединен с вторым выходом анализатора ошибочных комбинаций, второй

   вход которого соединен с п тым выходом блока управлени , третий выход которого подключен к счетному входу счетчика комбинаций.

   -X)

   J

   (риг.З