SU1403365A1 - Variable frequency divider - Google Patents
Variable frequency divider Download PDFInfo
- Publication number
- SU1403365A1 SU1403365A1 SU864142176A SU4142176A SU1403365A1 SU 1403365 A1 SU1403365 A1 SU 1403365A1 SU 864142176 A SU864142176 A SU 864142176A SU 4142176 A SU4142176 A SU 4142176A SU 1403365 A1 SU1403365 A1 SU 1403365A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- trigger
- output
- inputs
- bus
- Prior art date
Links
- 238000009434 installation Methods 0.000 claims description 8
- 108090000623 proteins and genes Proteins 0.000 claims 1
- 235000015854 Heliotropium curassavicum Nutrition 0.000 description 1
- 244000301682 Heliotropium curassavicum Species 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение может быть использовано в устройствах автоматики и вычислительной техники. Управл емый делитель частоты импульсов содержит элемент 4 сравнени кодов, шину 5 управлени , счетчик 1 импульсов, триггеры 8-10, элементы И 6,7 j входную и выходную шины 3 и 2 соответственно, :toe- мент ИСКЛЮЧАЮЩЕЕ ИЛИ 11. Управл емый делитель частоты импульсов имеет повышенное быстродействие. 1 ил.The invention can be used in devices of automation and computing. The controlled pulse frequency divider contains the code comparison element 4, control bus 5, pulse counter 1, triggers 8-10, AND 6.7 j input and output bus 3 and 2, respectively,: EXTING OR 11. The controlled divider pulse frequency has an increased speed. 1 il.
Description
(Л(L
сwith
0000
соwith
Од елOd ate
уровн с вьгкода триггера 10 поступает на шину 2, а через открытый элемент 7 - на вход установки в Оlevel from the trigger trigger 10 enters the bus 2, and through the open element 7 - to the input of the installation in O
г счетчика 1 и на вход сброса триггера 8. Триггеры счетчика 1 и триггер 8 при этом устанавливаютс в нулевые состо ни . Сигналы нулевого уровн с выхода триггера 8 поступает на перg of the counter 1 and to the reset input of the trigger 8. The triggers of the counter 1 and the trigger 8 are thus set to zero states. The signals of the zero level from the output of the trigger 8 is fed to the
10 вый вход элемента 11, в результате чего сигнал на его ,входе совпадает с. сигналом на втором входе этого эле мента, т.е. с сигналом на входе триг гера 9. Таким образом, в исходном The 10th input of element 11, as a result of which the signal at its input coincides with. signal at the second input of this element, i.e. with a signal at the trigger trigger 9. Thus, in the original
с выходов счетчика 1 и элемента 11 поступает код числа 0.from the outputs of the counter 1 and the element 11 enters the code number 0.
При поступлении входных импульсовUpon receipt of input pulses
1140336511403365
Изобретение относитс к импульсной технике и может быть использовано в устройствах автоматики и вычислительной техники.The invention relates to a pulse technique and can be used in automation and computing devices.
Цель изобретени - повышение быстродействи .The purpose of the invention is to increase speed.
На чертеже приведена электрическа структурна схема управл емого делите л частоты импульсов.The drawing shows an electrical structured circuit of a controlled frequency-pulse division.
Устройство содержит счетчик 1 импульсов , выполненный на триггерах, ;вьгходную и входную шину 2 и 3, элемент 4 сравнени кодов, шины 5 управлени , первый и второй элементы И 6 15 состо нии управл емого делител час- и 7, первьй, второй и третий триггеры тоты импульсов на входы устройства 4 8,9 и 10 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ П , |При этом входна шина 3 соединена ;со счетным входом второго триггера 9 |И входом сброса третьего триггера 10, 20 на шину 3 первым входным импульсом вход запуска которого соединен с вы-,:-, триггер 10 устанавливаетс в нулевое Ходом элемента 4 сравнени кодов, состо ние, в результате чего прекра- перва группа входов которого соеди- щаетс удержание триггеров счетчика нена с соответствующими разр дами ши- 1 и триггера 8 в нулевых состо ни х. ны 5 управлени ; выход третьего триг- 25 в момент окончани первого входного ;гера 10 соединен с выходной шиной 2, импульса триггер 9 переходит в еди- с первым входом первого элемента И 6 :и с пр мым входом второго элемента И 7; выход первого триггера В соеди- «ен с первым входом элемента ИСКШО- ;ЧАЮЩЕЕ ИЛИ 11, выход которого соеди- ;нен с младшим разр дом второй группы входов элемента 4 сравнени кодов, остальные разр ды которой соединены с соответствующими выходами разр дов счетчика 1 импульсов; второй вход йервого элемента И 6 соединен с ин- |версным входом второго элемента И 7, |со вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11, со счетным входом счетчи- 40 зультате этого на устройства |ка 1 импульсов и с выходом второго 4 по вл етс сигнал единичного уров- Триггера 9; выход первого элемента И 6 соединен с входом запуска первого триггера 8 и входом установки в единичное состо ние и на входах устрой- ства 4 сравнени кодов формируетс код числа 1. В моменты окончани вто 30 рого и последующих импульсов на шине 3 происходит изменение состо ни триггера 9 и триггеров счетчика 1, в результате чего на входах устройства 4 последовательно формируютс коды чисел, соответствующие числу поступивших входных импульсов.The device contains a pulse counter 1, performed on the triggers, output and input bus 2 and 3, code comparison element 4, control bus 5, first and second elements AND 6 15 of the state of the controlled divider, and 7, first, second and third trigger triggers of pulses to the device inputs 4 8.9 and 10 and an EXCLUSIVE OR element, | In this case, the input bus 3 is connected; to the counting input of the second trigger 9 | And the reset input of the third trigger 10, 20 on the bus 3 with the first input pulse whose start input connected to you -,: -, trigger 10 is set to zero El cient 4 Comparative codes, state, whereby Cessation first group of inputs which soedi- schaets retention Nena with corresponding bits of the counter 1 and trigger Shih trigger 8 in zero states. us 5 controls; the output of the third trigger 25 at the moment of termination of the first input; hera 10 is connected to the output bus 2, the pulse trigger 9 goes to the first input of the first element And 6: and with the direct input of the second element And 7; the output of the first trigger B is connected to the first input of the element ISKSHO-; THE TENSOR OR 11, the output of which is connected to the lower bit of the second group of inputs of the code comparison element 4, the remaining bits of which are connected to the corresponding outputs of the bits of the pulse counter 1 ; the second input of the first element AND 6 is connected to the reverse | input of the second element AND 7, | to the second input of the EXCLUSIVE OR 11 element, with the counting input of the counting result of 1 pulse and the output of the second 4 signal unit level - Trigger 9; the output of the first element AND 6 is connected to the start input of the first trigger 8 and the installation input to the unit state and the code of number 1 is formed at the inputs of the code comparison device 4. At the moments of the end of the second 30 pulses and subsequent pulses, the trigger state changes on bus 3 9 and the triggers of the counter 1, as a result of which at the inputs of the device 4 sequentially formed codes of numbers corresponding to the number of incoming input pulses.
в момент окончани К-го входного импульса на шине 3 на входах устройства 4 формируетс код числа К. В ре35at the moment when the K-th input pulse terminates on bus 3 at the inputs of device 4, the code K is generated.
н , которым триггер 10 устанавливаетс Б единичное состо ние. При этом сигнал единичного уровн с выхода.n, with which the trigger 10 is set to B is a single state. In this case, the signal is a single level from the output.
«иду счетчика 1 импульсов; выход вто- триггера 0 поступает на шину 2, на рого элемента И 7 соединен с входом пр мой вход элемента 7 и на первый сброса первого и второго триггеров“I go counter 1 pulse; the output of the second flip-flop 0 is fed to the bus 2, to the horny element I 7 is connected to the input of the direct input of the element 7 and to the first reset of the first and second triggers
8 и 9 и входом установки в О счетчика I импульсов.8 and 9 and the installation input in About the counter I pulses.
Устройство работает следующим образом .The device works as follows.
В исходном состо нии триггер 9 установлен в нулевое состо ние, триггер 10 - в единичное, а на входы устройства 4 по шине 5 поступает код за- дйнного коэффициента делени К. При этом сигналом нулевого уровн с выхода триггера 9 элемент 6 закрыт, а элемент 7 открыт. Сигнал единичногоIn the initial state, the trigger 9 is set to the zero state, the trigger 10 is set to one, and the inputs of the device 4 through the bus 5 receive the code of the dividing division factor K. In this case, the zero level signal from the output of the trigger 9 is closed, element 6 7 is open. Single signal
5050
5555
вход элемента 6.input element 6.
Дальнейший режим работы устройст ва определ етс состо нием триггера которое он принимает после подсчета К первых входных импульсов.The further operation mode of the device is determined by the state of the trigger that it receives after counting the K first input pulses.
При четном коэффициенте делени после подсчета К-го входного импульса триггер 9 оказываетс в нулевом состо нии и его выходным сигналом элемент 6 закрыт, а элемент 7 открыт При этом сигнал единичного уровн с выхода триггера 10 поступает через открытый элемент 7 на вход установкиWith an even division factor after counting the K-th input pulse, trigger 9 is in the zero state and its output signal is element 6 is closed and element 7 is open. At the same time, the unit level signal from the output of trigger 10 goes through open element 7 to the installation input
уровн с вьгкода триггера 10 поступает на шину 2, а через открытый элемент 7 - на вход установки в Оlevel from the trigger trigger 10 enters the bus 2, and through the open element 7 - to the input of the installation in O
счетчика 1 и на вход сброса триггера 8. Триггеры счетчика 1 и триггер 8 при этом устанавливаютс в нулевые состо ни . Сигналы нулевого уровн с выхода триггера 8 поступает на первый вход элемента 11, в результате чего сигнал на его ,входе совпадает с. сигналом на втором входе этого элемента , т.е. с сигналом на входе триггера 9. Таким образом, в исходном the counter 1 and the reset input of the trigger 8. The triggers of the counter 1 and the trigger 8 are then set to zero states. The zero-level signals from the output of the trigger 8 are fed to the first input of the element 11, with the result that the signal at its input coincides with. signal at the second input of this element, i.e. with a signal at the trigger input 9. Thus, in the original
состо нии управл емого делител час- тоты импульсов на входы устройства 4 на шину 3 первым входным импульсом триггер 10 устанавливаетс в нулевое состо ние, в результате чего прекра- щаетс удержание триггеров счетчика 1 и триггера 8 в нулевых состо ни х. в момент окончани первого входного импульса триггер 9 переходит в еди- зультате этого на устройства 4 по вл етс сигнал единичного уров- The state of the controlled pulse frequency divider at the inputs of the device 4 to the bus 3 with the first input pulse trigger 10 is set to the zero state, as a result of which the triggers of the counter 1 and the trigger 8 in the zero states are stopped. at the moment of termination of the first input pulse, trigger 9 passes, in a single result, a unit-level signal appears on device 4.
с выходов счетчика 1 и элемента 11 поступает код числа 0.from the outputs of the counter 1 and the element 11 enters the code number 0.
При поступлении входных импульсовUpon receipt of input pulses
состо нии управл емого делител час- тоты импульсов на входы устройства 4 на шину 3 первым входным импульсом триггер 10 устанавливаетс в нулевое состо ние, в результате чего прекра- щаетс удержание триггеров счетчика 1 и триггера 8 в нулевых состо ни х. в момент окончани первого входного импульса триггер 9 переходит в еди- зультате этого на устройства 4 по вл етс сигнал единичного уров- The state of the controlled pulse frequency divider at the inputs of the device 4 to the bus 3 with the first input pulse trigger 10 is set to the zero state, as a result of which the triggers of the counter 1 and the trigger 8 in the zero states are stopped. at the moment of termination of the first input pulse, trigger 9 passes, in a single result, a unit-level signal appears on device 4.
состо нии управл емого делител час- тоты импульсов на входы устройства 4 на шину 3 первым входным импульсом триггер 10 устанавливаетс в нулевое состо ние, в результате чего прекра- щаетс удержание триггеров счетчика 1 и триггера 8 в нулевых состо ни х. в момент окончани первого входного импульса триггер 9 переходит в еди- зультате этого на устройства 4 по вл етс сигнал единичного уров- The state of the controlled pulse frequency divider at the inputs of the device 4 to the bus 3 with the first input pulse trigger 10 is set to the zero state, as a result of which the triggers of the counter 1 and the trigger 8 in the zero states are stopped. at the moment of termination of the first input pulse, trigger 9 passes, in a single result, a unit-level signal appears on device 4.
ничное состо ние и на входах устрой- ства 4 сравнени кодов формируетс код числа 1. В моменты окончани вто- рого и последующих импульсов на шине 3 происходит изменение состо ни триггера 9 и триггеров счетчика 1, в результате чего на входах устройства 4 последовательно формируютс коды чисел, соответствующие числу поступивших входных импульсов.At the time of the end of the second and subsequent pulses on bus 3, the state of flip-flop 9 and the flip-flops of counter 1 change, and as a result, codes numbers corresponding to the number of incoming input pulses.
в момент окончани К-го входного импульса на шине 3 на входах устройства 4 формируетс код числа К. В реat the moment when the K-th input pulse terminates on bus 3, the code K is generated at the inputs of device 4.
состо нии управл емого делител час- тоты импульсов на входы устройства 4 на шину 3 первым входным импульсом триггер 10 устанавливаетс в нулевое состо ние, в результате чего прекра- щаетс удержание триггеров счетчика 1 и триггера 8 в нулевых состо ни х. в момент окончани первого входного импульса триггер 9 переходит в еди- зультате этого на устройства 4 по вл етс сигнал единичного уров- The state of the controlled pulse frequency divider at the inputs of the device 4 to the bus 3 with the first input pulse trigger 10 is set to the zero state, as a result of which the triggers of the counter 1 and the trigger 8 in the zero states are stopped. at the moment of termination of the first input pulse, trigger 9 passes, in a single result, a unit-level signal appears on device 4.
н , которым триггер 10 устанавливаетс Б единичное состо ние. При этом сигнал единичного уровн с выхода.n, with which the trigger 10 is set to B is a single state. In this case, the signal is a single level from the output.
триггера 0 поступает на шину 2, на пр мой вход элемента 7 и на первый trigger 0 goes to bus 2, to the direct input of element 7 and to the first
вход элемента 6.input element 6.
Дальнейший режим работы устройст- . ва определ етс состо нием триггера 9,; которое он принимает после подсчета К первых входных импульсов.Further operation mode of the device. va is determined by the state of trigger 9; which it takes after counting the first input pulses.
При четном коэффициенте делени после подсчета К-го входного импульса триггер 9 оказываетс в нулевом состо нии и его выходным сигналом элемент 6 закрыт, а элемент 7 открыт-. При этом сигнал единичного уровн с выхода триггера 10 поступает через открытый элемент 7 на вход установкиWith an even division factor after counting the K-th input pulse, the trigger 9 is in the zero state and its output signal is the element 6 closed and the element 7 is open. When this signal is a single level from the output of the trigger 10 is supplied through the open element 7 to the input of the installation
в о счетчика 1 и на вход сброса триггера 8, устанавлива устройство в исходное состо ние. Поэтому в дальнейшем при делении на четные коэффициенты работа устройства повтор етс . При делении на нечетные коэффици- енты делени после подсчета К первых входных импульсов триггер 9 оказываетс в единичном состо нии. При этом элемент 7 оказьшаетс закрытым, а элемент 6 - открытым. В результате этого сигнал единичного уровн с выхода триггера 10 поступает через открытый элемент 6 на вход запуска триг-15 подсчета 2К-го входного импульса эле- гера 8 и на вход установки в единицу счетчика 1. При этом триггер 8 и триггеры счетчика 1 устанавливаютс в единичные состо ни . Сигнал единичног го уровн с выхода триггера 8 поступа-20 са триггера 8 и на вход установки вin the counter 1 and to the reset input of the trigger 8, the device is reset. Therefore, further when dividing by even factors, the operation of the device is repeated. When dividing by odd division factors, after counting the K first input pulses, the trigger 9 is in a single state. In this case, the element 7 is closed, and the element 6 is open. As a result, the signal of the unit level from the output of the trigger 10 is supplied through the open element 6 to the trigger start input of counting the 2K input pulse of the elegante 8 and to the input to the unit 1 of the counter 1. In this case, the trigger 8 and the trigger 1 single states. The signal of a single level from the output of the trigger 8
мент 6 оказываетс закрытым, а элемент 7 - открытым и сигнал единичного уровн с выхода триггера 10 поступает через открытый элемент 7 на вход сброет на первый вход элемента 11, благодар чему сигнал на его выходе становитс противоположным сигналу на его втором входе, т.е. сигналу на выходе триггера 9. Таким образом, перед началом второго цикла делени на нечетные коэффициенты состо ние устройства отличаетс от исходного тем, что триггеры 8 и 9 и триггеры счетчика 1 ус- .тановлены в единичные состо ни . Step 6 is closed, and element 7 is open, and the unit level signal from the output of flip-flop 10 enters through the open element 7 at the input and resets to the first input of element 11, whereby the signal at its output becomes opposite to the signal at its second input, i.e. the signal at the output of the trigger 9. Thus, before the beginning of the second cycle of dividing by odd factors, the state of the device differs from the initial one in that the triggers 8 and 9 and the triggers of the counter 1 are set to one.
С приходом (К+1)-го входного импульса начинаетс второй цикл делени . (К+1)-й входной импульс устанавWith the arrival of the (K + 1) th input pulse, the second division cycle begins. (K + 1) th input pulse setting
Управл емый делитель частоты импульсов , содержащий элемент сравнени кодов, перва группа входов которого соединена с соответствующими разр дами шины управлени , втора группа входов, кроме входа младщего разр да - с соответствующими выходами разр дов счетчика импульсов, первый тригA controlled pulse frequency divider containing a code comparison element, the first group of inputs of which is connected to the corresponding bits of the control bus, the second group of inputs, except for the lower-order input, with the corresponding outputs of the bits of the pulse counter, the first trig
ливает триггер 10 в нулевое состо ние, в результате чего заканчиваетс выход-- g гер, вход запуска которого соединен ной импульс устройства и прекращаетс с выходом первого элемента И, первый удержание триггеров счетчика 1 и триггера 8 в единичном состо нии. В момент окончани (К+)-го входного импульса триггер 9 переходит в нулевое 40 состо ние и его выходным сигналом триггеры счетчика 1 устанавливаютс в нулевые состо ни .triggers 10 to the zero state, as a result of which the output-- g ger ends, the start input of which is connected to the device impulse and terminated with the output of the first element I, the first holding of the triggers of the counter 1 and the trigger 8 in the unit state. At the moment of termination of the (K +) th input pulse, the trigger 9 goes to the zero 40 state and, by its output signal, the triggers of the counter 1 are set to zero states.
Таким образом, во втором цикле деи второй входы которого соединены соответственно с пр мым и инверсным входами второго элемента И, выход которого .соединен с входом сброса первого триггера, входную и выходную шины, отличающийс тем, что, с целью .повьшени быстродейст - ВИЯ, в него введены второй и третийThus, in the second cycle, the second and second inputs of which are connected respectively to the direct and inverse inputs of the second element AND, the output of which is connected to the reset input of the first trigger, are input and output buses, characterized in that, for fast speed, he entered the second and third
лени на нечетные коэффициенты исход- 45 триггеры и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, ное (нулевое) состо ние триггера 9 и счетчика 1 достигаетс только после окончани первого в данном цикле делени входного импульса, т.е. с ощиб- кой в один импульс. Компенсаци этой ошибки достигаетс за счет элемента 11, благодар которому после подсчета (К+1)-го входного импульса на входах устройства 4 формируетс код чис50Triggers and the EXCLUSIVE OR element, the zero (zero) state of trigger 9 and counter 1 is reached only after the first division of the input pulse in the given cycle, i.e. with a single pulse error. Compensation of this error is achieved by the element 11, thanks to which, after counting (K + 1) -th input pulse, the code 50 is formed at the inputs of the device 4
выход которого соединен с входом мла шего разр да второй группы входов элемента сравнени кодов, первый вход - с выходом первого триггера, второй вход - с вторым входом первого элемента И, со счетным входом счетчика импульсов.и с выходом второ го триггера, счетный вход которого соединен с входной шиной и входомthe output of which is connected to the input of the smaller digit of the second group of inputs of the comparison code element, the first input with the output of the first trigger, the second input with the second input of the first element I, with the counting input of the pulse counter. and the output of the second trigger, whose counting input connected to the input bus and the input
ла 1. В дальнейшем при подсчете каждо-gg сброса третьего триггера, вход запусго нечетного в данном цикле делени входного импульса элемент 11 обеспечивает необходимую дл компенсации ошибки счета корректировку кода, пос 1. In the future, when counting every third reset of the third trigger, the input of the start odd in this division cycle of the input pulse element 11 provides the necessary code correction to compensate for the counting error,
на входы устройства 4,to the inputs of the device 4,
ПоBy
этому после подсчета 2К-го входного импульса на входы устройства 4 посту- . ;пает код числа К, в результате чего на выходе этого устройства по вл етс сигнал единичного уровн , которым триггер 10 устанавливаетс в единичное состо ние. Сигнал единичного уровн с выхода триггера 10 поступает на шину 2, на первый вход элемента 6 и на пр мой вход элемента 7. 2К-й входной импульс переводит триггер 9 в нулевое состо ние, поэтому послеthis after counting the 2K-th input pulse to the inputs of the device 4 post. ; a code of the number K is dropped, with the result that a single level signal appears at the output of this device, by which the trigger 10 is set to one. The signal of the unit level from the output of the trigger 10 is fed to the bus 2, to the first input of the element 6 and to the direct input of the element 7. The 2K-th input pulse transfers the trigger 9 to the zero state, therefore after
подсчета 2К-го входного импульса эле- са триггера 8 и на вход установки вcounting the 2K-th input pulse of the trigger element 8 and to the input of the installation in
мент 6 оказываетс закрытым, а элемент 7 - открытым и сигнал единичного уровн с выхода триггера 10 поступает через открытый элемент 7 на вход сбро 0 счетчика возвращаетс ment 6 is closed, and element 7 is open, and the unit level signal from the output of trigger 10 is supplied through open element 7 to the reset gate 0 of the counter
1. При этом устройство в исходное состо ние.1. At the same time, the device is in its initial state.
30thirty
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864142176A SU1403365A1 (en) | 1986-11-03 | 1986-11-03 | Variable frequency divider |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU864142176A SU1403365A1 (en) | 1986-11-03 | 1986-11-03 | Variable frequency divider |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1403365A1 true SU1403365A1 (en) | 1988-06-15 |
Family
ID=21265605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU864142176A SU1403365A1 (en) | 1986-11-03 | 1986-11-03 | Variable frequency divider |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1403365A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2175167C1 (en) * | 2000-10-16 | 2001-10-20 | Курский государственный технический университет | Controllable pulse frequency divider |
-
1986
- 1986-11-03 SU SU864142176A patent/SU1403365A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1265998, кл. Н 03 К 23/66, 07.03.85. Авторское свидетельство СССР № 1211876, кл. Н 03 К 23/00, 1984. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2175167C1 (en) * | 2000-10-16 | 2001-10-20 | Курский государственный технический университет | Controllable pulse frequency divider |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1403365A1 (en) | Variable frequency divider | |
| EP0006468B1 (en) | Parallel to series data converters | |
| RU1802408C (en) | Frequency divider | |
| RU1775854C (en) | Controlled pulse recurrence frequency divider | |
| SU1193658A1 (en) | Device for comparing binary numbers | |
| SU590732A1 (en) | Parallel binary-decimal squaring device | |
| SU1173402A1 (en) | Number generator | |
| SU1172004A1 (en) | Controlled frequency divider | |
| SU1591010A1 (en) | Digital integrator | |
| SU1478323A1 (en) | Controlled pulse-rate frequency divider | |
| SU1495772A1 (en) | Device for piece-linear approximation | |
| SU1307587A1 (en) | Frequency divider with variable countdown | |
| SU1338032A1 (en) | Pulse sequence frequency multiplier | |
| SU1275762A1 (en) | Pulse repetition frequency divider | |
| SU1034174A1 (en) | Vernier code/time interval converter | |
| SU951711A1 (en) | Pulse train frequency digital divider | |
| RU1795548C (en) | Digitizer | |
| SU463234A1 (en) | Device for dividing cycle time into fractional number of intervals | |
| SU1439747A1 (en) | Device for convolution of number code by modulus | |
| SU1262724A1 (en) | Pulse repetition frequency divider with controlled pulse duration | |
| SU911535A1 (en) | Device for scanning combinations | |
| SU417793A1 (en) | ||
| SU1185600A1 (en) | Controlled frequency divider | |
| SU1287262A1 (en) | Pulse shaper | |
| SU659976A1 (en) | Digital frequency meter |