Claims (1)
00 00 О) Изобретение относитс к вычислительной технике и может быть использовано дл сопр жени двух разноскоростных устройств в многоканальных системах сбора, регистрации и обработки информации. Цель изобретени - повьшшние достоверности работы устройства за счет исключени потерь информации. На фиг. 1 приведена структурна схема устройства дл сопр жени ;на фиг. 2 - структурна схема блока буферной пам ти. Устройство содержит блок 1 буферной пам ти с информационньши входами первой 2 и второй 3 групп и информационными выходами первой 4 и второй 5 групп, первый счетчик 6, второй счетчик 7, реверсивный счетчик 8, элемент ИЛИ-НЕ 9, выход 10 индикации состо ни пустой пам ти устройства, вход 11 модификации адреса устройства, элемент 12 сравнени , первый 13, второй 14 и третий15 элементы И, первый 16 и второй 17 элементы ИЛИ, элемент НЕ 18, три гер 19, элемент 20 задержки, выход 21 переполнени пам ти устройства, вход 22 синхросигнала записи устрой ства, установочный вход 23 устройст на. Блок 1 буферной пам ти (фиг. 2) содержит накопитель 24, коммутатор 25, элемент 26 задержки и формирова тель 27. Устройство работает следующим об разом. Перед началом работы сигналом по входу 23 устройства счетчики 6-8 ус танавливак1тс в нулевое состо ние. В режиме записи на входы 3 устройства поступают данные измеритель ного канала в совопровождении его а ресного признака на входах 2 устрой ства и синхросигнала записи на вход 22. Задержанный на элементе 20 задержки синхросигнал записи поступае на входы элементов И 13-15. Величин задержки сигнала на элементе 20 задержки должна быть больше времени з держки на триггере 19. При незаполненном блоке 1 буферн пам ти на выходе старшего разр да реверсивного счетчика 8 присутствуе низкий уровень сигнала, который через элемент НЕ1 В разрешает прохожд ние синхросигнала записи через элемент И 15, элемент ИЛИ 16 на синхро вход счетчика 6 и на управл ющий вход блока 1 буферной пам ти. Этот сигнал, воздейству на пр мой и инверсный входы управлени коммутатора 25, подключает к адресным входам накопител 24 разр дные выходы счетчика 6, проходит элемент 26 задержки на вход формировател 27, который формирует сигнал записи данных в накопитель 24 по адресу, хран щемус на счетчике 6. По заднему фронту синхросигнала счетчик 6 и реверсивный счетчик 8 модифицируютс , т.е. к их содержимому добавл етс единица. При заполненном блоке 1 буферной пам ти по переднему фронту синхросигнала записи производитс запись в триггер 19 выходного сигнала элемента 12 сравнени . На выходе элемента 12 сравнени присутствует высокий уровень сигнала, если код адресного признака информации, присутствующий на входах 2 устройства, больше кода адресного признака информации на выходах 4 устройства. Б противном случае на выходе элемента 12 сравнени присутствует низкий уровень сигнала. При условии записи в триггер 19 высокого уровн сигнала на его пр мом выходе также будет высокий уровень сигнала, который вместе с высоким уровнем сигнала на выходе старшего разр да реверсивного счетчика 8 разрешает прохождение синхросигнала записи через элемент И 13 на входы элемента ИЛИ 16 и элемента ИЛИ 17, с выходов которых Сигналы поступают на синхровходы счетчиков 6 и 7 соответственно, а также на вход управлени блока 1 буферной пам ти. Сигнал на входе блока 1 буферной пам ти обеспечивает запись данных в накопитель 24 по адресу, хран щемус на выходах счетчика 6. По окончании записи задним фронтом синхросигнала производитс модификаци счетчиков 6 и 7, т.е. к их содержимому добавл етс единица. В случае присутстви высокого уровн сигнала на инверсном выходе триггера 19 При наличии высокого уровн сигнала на выходе старшего разр да реверсивного счетчика 8 синхросигнал залиси через элемент И 14 поступает на выход 21 переполнени пам ти устройства, свидетельству о невозможности записи данных в блок 1 буферной пам ти. При отсутствии синхросигнала записи на входе 22 устройство вьтолн ет операцию чтени данных из блока 1 буферной пам ти по адресу, хра н щемус на счетчике 7, выходы которого через коммутатор 25 подключе ны к адресным входам накопител 24 в момент чтени . Модификаци адреса чтени производитс по заднему фрон ту сигнала на входе II устройства, при этом к содержимому счетчика 7 добавл етс единица и вычитаетс единица из содержимого реверсивного счетчика 8. Разр дность реверсивного счетчика 8 на один превышает разр дность каждого из счетчиков 6 и 7. Высокий уровень сигнала на выходе старшего разр да счетчика 8 свидетельствует о состо нии Блок буферной пам ти заполнен. Высокий уровень сигнала на выходе элемента ИЛИ-НЕ 9, т.е. на выходе 10 устройства свидетельствует о состо нии БЛОК буферной пам ти пуст. Сигналы на входах I1 и 12 устройства дл нормальной работы устройства должны быть разнесены во времени, а сигнал на входе 22 должен быть задержан относительно информации на входах 2 устройства на врем , достаточное дл срабатывани элемента 12 сравнени . Формула изобретени Устройство дл сопр жени , содержащее блок буферной пам ти, информационные входы первой и второй групп которого подключены к информационным входам и входам адресного признака устройства, первьй и второй информацио Гные выходы которого подключены к информационным выходам соответственно первой и второй групп блока буферной пам ти, адресные входы чтени и записи которого подключе ны соответственно к разр дным выходам первого и второго счетчиков, реверсивный счетчик, группа выходов младщих разр дов которого подключена к группе входов элемента ИПИ-НЕ, 614 вьгход которого подключен к выходу переполнени пам ти устройства, вход модификации адреса которого подключен к первому синхровходу реверсивного счетчика, отличающеес тем, что, с целью повьапени достоверности работы устройства за счет исключени потерь информации, в него введены элемент сравнени , с первого по третий элементы И, первый , второй элементы ИЛИ, элемент НЕ, триггер и элемент задержки-, причем первый, второй входы и выход элемента сравнени соединены соответственно с информационными вхо-.. дами и выходами первой группы блока буферной пам ти и с информационным входом триггера, синхровход блока буферной пам ти подключен к синхровходу первого счетчика и к выходу первого элемента ИЛИ, первый вход которого соединен с первым входом второго элемента ИЛИ и с выходом первого элемента И, выход старшего разр да реверсивного счетчика подключен к входу элемента ИЛИ-НЕ, к первым входам первого и второго элементов И и через элемент НЕ - к первому входу третьего элемента И, второй вход которого подключен к выходу элемента задержки и к вторым входам первого и второго элементов И, третьи входы первого и второго элементов И подключены соответственно к пр мому и инверсному выходам триггера, вькод третьего элемента И подключен к второму вхбду первого элемента ИЛИ и к второму синхровходу реверсивного счетчика, вход модификации адреса. устройства подключен к второму входу второго элемента ИЛИ, выход которого соединен со счетным входом второго счетчика, выход второго элемента И соединен с выходом индикации состо ни пустой пам ти устройства, вход синхросигнала записи устройства подключен к синхронизирующему входу триггера и к входу элемента задержки, установочный вход устройства подключен к входам сброса первого ,второго и реверсивного счетчиков.00 00 O) The invention relates to computing and can be used to interface two devices of different speeds in multi-channel systems for collecting, recording and processing information. The purpose of the invention is to improve the reliability of the device by eliminating loss of information. FIG. 1 shows a block diagram of an interface device; FIG. 2 is a block diagram of a buffer memory unit. The device contains a buffer memory unit 1 with informational inputs of the first 2 and second 3 groups and information outputs of the first 4 and second 5 groups, the first counter 6, the second counter 7, the reversible counter 8, the element OR NOT 9, the output 10 of the status indication empty device memory, input 11 device address modification, element 12 comparison, first 13, second 14 and third 15 elements AND, first 16 and second 17 elements OR, element NOT 18, three ger 19, delay element 20, output 21 of the device memory overflow , the input 22 of the sync signal recording device, the installation 23 ustroyst move on. The buffer memory unit 1 (Fig. 2) contains a drive 24, a switch 25, a delay element 26, and a shaper 27. The device works as follows. Before the start of operation by the signal at the input 23 of the device, the counters 6-8 are set to zero in the zero state. In the recording mode, the inputs of the device 3 receive the data of the measuring channel in conjunction with its local sign at the inputs 2 of the device and the sync signal for input 22. The delayed sync signal at the delay element 20 and the inputs of the AND 13-15 elements. The delay of the signal on the delay element 20 must be greater than the holding time on the trigger 19. With the block 1 empty, the buffer memory at the output of the higher bit of the reversing counter 8 is low, which through the HE1 V element allows the recording clock signal to pass through the AND element 15, the OR element 16 to the synchronous input of the counter 6 and to the control input of the block 1 of the buffer memory. This signal, acting on the direct and inverse control inputs of the switch 25, connects to the address inputs of the accumulator 24 the bit outputs of the counter 6, passes the input delay element 26 of the driver 27, which generates a data recording signal to the accumulator 24 at the address stored on the counter 6. On the falling edge of the clock signal, the counter 6 and the reversible counter 8 are modified, i.e. a unit is added to their contents. When the buffer storage unit 1 is filled, the recording edge is triggered 19 on the leading edge of the recording clock signal by the comparison element 12. At the output of the comparison element 12, a high signal level is present if the address code of the information present on the inputs 2 of the device is greater than the code of the address sign of the information on the outputs 4 of the device. Otherwise, the output of the reference element 12 is a low signal level. Under the condition of recording in the trigger 19 a high level of the signal at its direct output, there will also be a high level of the signal, which, together with the high level of the signal at the output of the higher bit of the reversible counter 8, allows the write clock signal to pass through the AND 13 element to the inputs of the OR 16 element and the OR element 17, from the outputs of which the Signals arrive at the synchronous inputs of counters 6 and 7, respectively, as well as to the control input of the block 1 of the buffer memory. The signal at the input of the buffer storage unit 1 ensures that data is written to the drive 24 at the address stored at the outputs of the counter 6. After the end of the recording, the back edge of the clock signal is modified by counters 6 and 7, i.e. a unit is added to their contents. If a high level signal is present at the inverse trigger output 19 If there is a high signal level at the high-order output of the reversible counter 8, the front clock signal And 14 arrives at the memory overflow output 21 of the device, indicating that it is impossible to write data to the buffer memory 1 . In the absence of a write sync signal at input 22, the device executes a data reading operation from the buffer memory block 1 at the address stored on the counter 7, the outputs of which through the switch 25 are connected to the address inputs of the storage device 24 at the time of reading. The read address is modified by the falling edge of the signal at the input II of the device; in this case, one is added to the contents of counter 7 and one is subtracted from the contents of the reversible counter 8. The counter of the reversing counter 8 exceeds the one of each of the counters 6 and 7. High the signal level at the output of the high bit of counter 8 indicates the status of the block of buffer memory full. The high level of the signal at the output of the element OR NOT 9, i.e. at output 10, the device indicates the status of the LOCK of the buffer memory is empty. The signals at inputs I1 and 12 of the device for normal operation of the device must be separated in time, and the signal at input 22 must be delayed with respect to the information at inputs 2 of the device for a time sufficient for the comparison element 12 to operate. Claim device containing interface block of buffer memory, information inputs of the first and second groups of which are connected to information inputs and inputs of an address sign of the device, first and second information outputs of which are connected to information outputs of the first and second groups of the buffer memory block, respectively The address inputs of the read and write are connected respectively to the bit outputs of the first and second counters, a reversible counter, a group of outputs of the lower bits of which It is connected to a group of inputs of an IPI-NE element, whose 614 input is connected to the device memory overflow output, the input address modification input of which is connected to the first synchronous input of the reversible counter, characterized in that, in order to ensure the reliability of the device operation by eliminating information loss, the comparison element, the first to the third AND elements, the first, second OR elements, the NOT element, the trigger and the delay element are entered, the first, second inputs and the output of the comparison element are connected respectively with the information data inputs and outputs of the first group of the buffer memory block and with the information input of the trigger, the synchronous input of the buffer memory block is connected to the synchronous input of the first counter and to the output of the first OR element, the first input of which is connected to the first input of the second OR element and with the output The first element AND, the output of the higher bit of the reversible counter is connected to the input of the element OR NOT, to the first inputs of the first and second elements AND, and through the element NOT to the first input of the third element AND, the second input of which is connected to the output of the element The holders and the second inputs of the first and second elements AND, the third inputs of the first and second elements AND are connected respectively to the direct and inverse outputs of the trigger, the input of the third element AND is connected to the second input of the first element OR, and the input of the address modification. the device is connected to the second input of the second element OR, the output of which is connected to the counting input of the second counter, the output of the second element AND is connected to the output of the empty memory status indication of the device, the input clock signal of the device is connected to the trigger input of the trigger The device is connected to the reset inputs of the first, second and reverse counters.