SU1264232A1

SU1264232A1 - Vector generator

Info

Publication number: SU1264232A1
Application number: SU853897319A
Authority: SU
Inventors: Александр Яковлевич Аноприенко; Евгений Александрович Башков; Виталий Петрович Боюн; Виктор Александрович Лисовин
Original assignee: Донецкий Ордена Трудового Красного Знамени Политехнический Институт
Priority date: 1985-05-20
Filing date: 1985-05-20
Publication date: 1986-10-15

Abstract

Изобретение относитс к области автоматики и вычислительной техники и может быть использовано при построении генераторов векторов устройств дл отображени графичес . кой информации. Цель изобретени повышение быстродействи генератора, котора достигаетс введением последовательно соединенных второй группы элементов ИСКЛЮЧАЮРдаР ИЛИ, первого элемента НЕ и второго элемента И, последовательно соединенных первого элемента И-НЕ,третьего элемента И и третьего реверсивного счетчика,, последовательно соединенных третьей группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второго элемента И-НЕ, четвертого элемента И и четвертого с S реверсивного счетчика, второго элемента НЕ, п того и шестого элемен (Л та И и соответствуклцих функциональных св зей. 2 ил.The invention relates to the field of automation and computer technology and can be used in the construction of vector generators of devices for displaying graphically. What information. The purpose of the invention is to increase the speed of the generator, which is achieved by introducing a series-connected second group of elements EXCLUSIVE OR, the first element NOT and a second element AND serially connected the first element AND NONE, a third element AND a third reversible counter, sequentially connected the third group of elements EXCLUSIVE OR, the second element AND-NOT, the fourth element AND and the fourth with S reversible counter, the second element NOT, the fifth and sixth elements (L and AND national communications. 2 Il.

Description

Изобретение относитс к автоматике и вычислительной технике и может быть использовано при построе нии генераторов векторов устройств дл отображени графической информации . Цель изобретени - повьппение быстродействи генератора. На фиг. 1 представдЕна структурна схема генератора; на Фиг. 2 структурна схема дешифратора. Генератор векторов содержит первый элемент 1 сравнени с нулем, реверсивные счетчики 2 и 3 с параллельной записью координат X и У пер вой- граничной точки вектора, первый и второй сумматоры 4 и 5, регистры 6 и 7 приращений йХ и дУ, коммутатор 8, первый блок 9 элементов ИСКЛЮЧАЮЩЕ ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, третий сумматор 11, накапли вающий регистр 12, дешифратор 13, триггер 14, первый элемент И 15, второй элемент 16 сравнени с нулем , второй и третий блоки 17 и 18 элементов ИСКЛЮЧАЮ1ЧЕЕ ИЛИ, первый и второй элементы И-НЕ 19 и ,0, вто рой элемент И 21, первый и второй элементы НЕ 22 и 23, третий, четвер тый, п тый и шестой элементы И 2427 , реверсивные счетчики 28 и 29 с параллельной записью координат X и У второй граничной точки вектора, вход 30 Запись кодов. Дешифратор 13 содержит (фиг. 2} четыре элемента НЕ 31-34 и четыре элемента И 35-38. Дешифратор имеет входы 39-44 и выходы 45-48. Сигналы с выходов 45 и 46 вызыва ют соответственно уменьшение и увеличение на еданицу содержимого реверсивного счетчика 3 и после прохо дени через элементы 26 и 27 И соответственно увеличение и уменьшение на единицу содержимого реверсивного счетчика 29, Аналогично сигналы с выходов 47 и 48 дешифрат ра 13 вызывают соответственно умен шение и увеличение на единицу соде жимого реверсивного счетчика 2 и после прохождени через элементы И 24 и 25 - соответственно увеличе ние И уменьшение на единицу содержимого реверсивного счетчика 28. По вление сигналов на выходах 4 48 дешифратора 13 описываетс следующими выражени ми: 2 вых. 45(вх. 39) Я1вх. % (вх. 42) Я (вх. 43)8 вх. 41Г) (1) вых. 46(вх. 39) (вх. 41)& (вх. 42) 8 (вх. 43)8((вх. 44); (2) вых. 47(вх. 39)3 (вх. 40) (вх. 42) а (вх. 43)8 ; (3) вых. 48(их. 39) S (вх. 40)8 (вх. 42) а (вх. 43) . (it) Реверсивные счетчики 2 и 3, 28 и 29 с параллельной записью предназначены дл приема и модификации в процессе генерации координат X. и Уд, Xg и Уц граничных точек вектора. Эти координаты во врем работы устройства мен ютс , посто нно приближа сь друг к другу. Сумматоры 4 и 5 Необходимы дл вычислени приращений ЛХ и лУ, которые подаютс на регистры 6 и 7 приращений . Блоки 17 и 18 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементы 1 и 16 сравнени с нулем, элементы И-НЕ 19 и 20 соответственно предназначены дл определени условий: luXl ii (5) МУ| 1. (6) Элемент И 15 позвол ет определить момент равенства нулю приращени л У и подать управл ющий сигнал на шестой вход дешифратора 13. Элементы НЕ 22 и 23 и элемент И 21 необходимы дл определени момента равенства нулю приращений лХ и ДУ и подачи сбрасывающего сигнала на триггер 14. Коммутатор 8 приращений произво- дит подключение кодов приращений лХ и ДУ в зависимости от знака числа в накапливакицем регистре 12. Если содержимое накапливающего регистра 12 положительно или равно нулю то на входаг сзгмматора 11 через блок 9 элементов ИСКЛЮЧА1ОДЕЕ ИЛИ поступит абсолютное значение приращени ДХ со знаком минус, а если содержимое накапливающего регистра 12 отрицательнЬ , то абсолютное значение прираще- ни UУ со знаком плюс. Установку знака абсолютного значени лХ и дУ производит управл емый в зависимости от знака исходного приращени дХ и ДУ и знака числаThe invention relates to automation and computing and can be used in the construction of vector generators of devices for displaying graphical information. The purpose of the invention is to increase the speed of the generator. FIG. 1 shows a generator diagram; in FIG. 2 is a decoder circuit diagram. The vector generator contains the first element 1 of the comparison with zero, reversible counters 2 and 3 with parallel recording of the X and Y coordinates of the first perimeter of the vector, the first and second adders 4 and 5, registers 6 and 7 of the increments x and d, switch 8, the first block 9 elements EXCLUSIVE OR, element EXCLUSIVE OR 10, third adder 11, accumulating register 12, decoder 13, trigger 14, first element 15, second element 16 comparing with zero, second and third blocks 17 and 18 elements EXCLUSIVE 1 OR, first and the second element AND-NOT 19 and, 0, the second element And 21, the first and the second elements are NOT 22 and 23, the third, fourth, fifth and sixth elements AND 2427, reversible counters 28 and 29 with parallel recording of the X coordinates and the second boundary point of the vector, input 30 Writing codes. The decoder 13 contains (Fig. 2} four elements HE 31-34 and four elements AND 35-38. The decoder has inputs 39-44 and outputs 45-48. The signals from outputs 45 and 46 cause a decrease and increase, respectively, per unit content of the reverse counter 3 and after passing through elements 26 and 27 and, respectively, increasing and decreasing per unit of content of the reversible counter 29. Similarly, the signals from outputs 47 and 48 of the decoder 13 cause respectively a decrease and increase by one of the content of the reversible counter 2 and after passing through element Ss 24 and 25 respectively increase and decrease per unit content of the reversible counter 28. The appearance of the signals at the outputs 4 48 of the decoder 13 is described by the following expressions: 2 out 45 (in. 39) I in.% (in 42) I (input 43) 8 input 41G) (1) output. 46 (input 39) (input 41) & (input 42) 8 (input 43) 8 ((input 44); (2) output 47 (input 39) 3 (input 40) (input 42) a (input 43) 8; ( 3) output 48 (them. 39) S (input 40) 8 (input 42) and (input 43). (It) Reversible counters 2 and 3, 28 and 29 with parallel recording are intended to be received and modified in The process of generating coordinates X. and Od, Xg and Uz of the vector boundary points. These coordinates vary continuously while the device is in operation. Adders 4 and 5 are needed to calculate the increments LH and L, which are fed to registers 6 and 7 increments. Blocks 17 and 18 are EXCLUSIVE OR elements, elements 1 and 16 are compared with zero, AND-NOT elements are 19 and 20 s. Responsibly designed to determine the conditions: luXl ii (5) MU | 1. (6) Element 15 allows to determine the moment of equality to zero of the increment L Y and send a control signal to the sixth input of the decoder 13. Elements NOT 22 and 23 and element 21 necessary to determine the moment of zero increments lH and remote control and supplying a reset signal to trigger 14. Switch 8 increments connects increment codes lH and remote control depending on the sign of the number in the accumulated register 12. If the contents of accumulating register 12 are positive or equal to zero then at vhodag szgmmatora 11 through the block 9 goes elements ISKLYUCHA1ODEE OR absolute value increments HH with the minus sign, and if the contents of the register 12 is negative, the absolute value increments Uy with a plus sign. The installation of the sign of the absolute value of lX and dU is controlled by depending on the sign of the initial increment dX and DU and the sign of the number

в накапливающем регистре 12 элемент ИСКЛЮЧАЮШЕЕ ИЛИ 10.in accumulating register 12 elements EXCLUSIVE OR 10.

Дешифратор 13 предназначен дл подачи импульсов суммировани или вычитани на реверсные счетчики 5 2 и 3 координат X и У первой граничной точки. Распределение импульсов по выходам дешифратора осуществл етс в зависимости от знаков приращений , поступающих с регистров 6 и Ю 7, и от текущего знака с инверсного выхода накапливающего регистра 12,The decoder 13 is designed to supply summation or subtraction pulses to the reverse counters 5 2 and 3 of the X and Y coordinates of the first boundary point. The distribution of pulses to the outputs of the decoder is carried out depending on the signs of the increments coming from registers 6 and 10, and from the current sign from the inverse output of the accumulating register 12,

Элементы И 24-27 необходимы дл подачи импульсов вычитани или суммировани на реверсивные счетчи- 15 ки 28 и 29 координат X и У второй граничной точки. Подача этих импульсов осуществл етс при невыполнении условий (З) и (б).Elements 24-27 are needed to feed the subtraction or addition pulses to the reversible counters 15 and 28 of the X and Y coordinates of the second boundary point. The supply of these pulses is carried out when the conditions (3) and (b) are not met.

Триггер 14 служит дл формирова- 20 ни цикла работы устройства от момента прихода импульса на внешний вход Пуск до прихода сбрасьшающего сигнала с выхода элемента И 21. Триггер 14 обнул ет накапливающий регистр 25 12 и запрешает по вление на выходах дешифратора 13 импульсов после окончани работы устройства.The trigger 14 serves to form a cycle of operation of the device from the moment of arrival of a pulse to an external Start input until the reset signal from the output of element I 21 arrives. Trigger 14 zeroes the accumulating register 25 12 and prohibits appearance at the outputs of the decoder 13 pulses after the end of operation of the device .

Устройство работает следующим образом.30The device works as follows .30

С входов Хд, Уд, Xg, У по сигналу Запись кодов в реверсивные счетчики 2, 3, 28 и 29 ввод тс значени кодов X и У граничных точек вектора. Сумматоры 4 и 5 производ т , вычисление л и & -Уд , после чего по сигналу Пуск значени йХ и дУ записываютс соответственно в регистры 6 и 7 приращений и триггер 14 устанавливаетс в состо ние Q логической единицы, что указывает на начало работы устройства.From the inputs Xd, Od, Xg, Y on the signal Record codes in the reversible counters 2, 3, 28 and 29, the values of the codes X and At the boundary points of the vector are entered. The adders 4 and 5 are produced, the calculation is L and & -Ud, after which, according to the Start signal, the values of iX and control are written to the increment registers 6 and 7, respectively, and the trigger 14 is set to the Q state of the logical unit, which indicates the device starts operating.

При этом с управл ющего входа накапливающего регистра 12 и одного из входов дешифратора 13 исчезает сиг- нал установки в нуль. Потенциал логической единицы с инверсного выхода знакового разр да накапливающего регистра 12 поступает на управл ющий вход коммутатора 8 и на 50 соответствующий вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10, в результате чего на выходе коммутатора 8 будет приращение ЛХ. При этом если приращение лХ отрицательно, то с выхода элемента 55 ИСКЛЮЧАЮЩЕЕ ИЛИ Ш на вход переноса сумматора 11 и на соответствующие йходы блока 9 элементов ИСКЛЮЧАИНЕЕIn this case, the control input of the accumulating register 12 and one of the inputs of the decoder 13 disappears the setup zero signal. The potential of the logical unit from the inverse output of the sign bit of the accumulating register 12 is fed to the control input of the switch 8 and 50 to the corresponding input of the EXCLUSIVE OR 10 element, as a result of which the output of the switch 8 will be an increment of LH. Moreover, if the increment lH is negative, then from the output of element 55 EXCLUSIVE OR W to the transfer input of the adder 11 and the corresponding yodes of the block 9 elements are EXCLUSIVE

ИЛИ поступает потенп.иал логической единицы, в результате чего на соответствующем входе сумматора 1I по вл етс проинвертированное значени приращени йХ. Если же приращение дХ положительно или равно нулю, то под управлением элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 на вход переноса сумматора 11 поступает потенциал логичекого нул , а на соответствующий информационный вход - прнр. щение лХ без преобразовани .OR a potential of logical unit is received, as a result of which the inverted value of the increment x appears at the corresponding input of the adder 1I. If the increment dX is positive or equal to zero, then under the control of the EXCLUSIVE OR 10 element, the potential of the logical zero arrives at the transfer input of the adder 11, and the corresponding information input enters the potential input. lH without conversion.

Таким образом, если содержимое накапливающего регистра 12 положительно или равно нулю, то суммато 11 вьгчитает абсолютное значение приращени Л X из содержимого накапливающего регистра 12.Thus, if the contents of accumulating register 12 are positive or equal to zero, then the total of 11 expresses the absolute value of the increment L X from the contents of accumulating register 12.

По переднему фронту внешнего тактового импульса, если содержимое накапливающего регистра 12 не отрицательно и приращение дУ не равно нулю , дешифратор 13 подает на управл ющие входы реверсивного счетчика 3 суммирующий или вычитающий импульс в зависимости от знака приращени ДУ. При этом если условие (6) не выполн етс , то на управл ющие входы реверсивного счетчика 29 с выхода элементов И 26 или 27 поступает вычитающий или суммирующий импульс. В результате реверсивный счетчик 29 получает приращение, противоположное по знаку относительно приращени реверсивного счетчика 3. On the leading edge of the external clock pulse, if the contents of accumulating register 12 are not negative and the remote control increment is not zero, the decoder 13 supplies the control inputs of the reversible counter 3 with a summing or subtracting pulse depending on the increment sign of the remote control. Moreover, if condition (6) is not fulfilled, then a subtracting or summing pulse is fed to the control inputs of the reversible counter 29 from the output of the elements 26 or 27. As a result, the reversible counter 29 is incremented in the opposite direction from the increment of the reversible counter 3.

Если условие (6) вьтолн етс , то на выходе только младшего разр да блока 18 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ будет логическа единица, поступаюпда на соответствующий вход элемента И-НЕ 20, на другой вход которого поступает потенциал логической единицы с выхода элемента 16 сравнени с нулем. В результате этого на выходе элемента И-НЕ 20 будет потенциал логического нул , который запрещает подачу управл юпщх импульсов с элементов И 26 и 27.If condition (6) is satisfied, then the output of the low-order block of the 18 elements EXCLUSIVE OR will be a logical unit, sent to the corresponding input of the AND-NOT element 20, to another input of which the potential of the logical unit from the output of the comparison element 16 is applied to zero. As a result, the output of the element AND-NOT 20 will be the potential of a logical zero, which prohibits the supply of control pulses from the elements 26 and 27.

Если содержимое накапливающего регистра 12 не отрицательно и приращение д У равно нулю, то на выходе всех разр дов блока 18 элементов ИСКЛЮЧА101иЕЕ ИЛИ будет потенциал логического нул , а на выходах элемента НЕ 22 и элемента 16 сравнени с нулем- - потенциал логической едини1 } 1 , в результате чего на выходе элемента И 15 по вл етс потенциал логической единицы, который, поступив на соответствующий вход дешифратора 13, запрещает выдачу управл ющих импульсов на реверсивные счетчики 3 и 29.If the contents of accumulating register 12 are not negative and the increment d Y is zero, then the output of all bits of the block 18 elements is EXCLUSIVE101 and EE OR there is a potential of logic zero, and the outputs of element HE 22 and element 16 of comparison with zero- potential of logical unit1} 1, as a result, the potential of the logical unit appears at the output of the element 15, which, having entered the corresponding input of the decoder 13, prohibits the issuance of control pulses to the reversible counters 3 and 29.

По заднему фронту каждого тактового импульса информаци с выхода сумматора 11 записываетс в накапливающий регистр 12,On the trailing edge of each clock pulse, information from the output of the adder 11 is written into the accumulating register 12,

Если содержимое накапливающего регистра 12 стало отрицательным, то на выходе коммутатора 8 будет приращение ДУ, абсолютное значение которого под управлением элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 поступает на соответствующий вход сумматора 11, В результате сумматор 11 складьшает абсолютное значение приращени ЛУ с содержимым накапливающего регистра 2, При этом по переднему фронту следующего тактового импульса дешифратор 13 выдает суммирующий или вычитаюш 1й, в зависимости от знака приращени ДХ, импульс на соответствующий управл ющий вход реверсивного счетчика 2, Одновременно, если условие (5) не выполн етс , реверсивный счетчик 28 получает сигналом с элементов И 24 или 25 приращение , противоположное по знаку относительно приращени реверсивного счетчика 2,If the contents of accumulating register 12 become negative, then the output of switch 8 will increment the remote control, the absolute value of which, under the control of the EXCLUSIVE OR element, 10 is fed to the corresponding input of the adder 11, As a result, the adder 11 adds the absolute value of the increment of the LL with the contents of the accumulating register 2, on the leading edge of the next clock pulse, the decoder 13 outputs a summing or subtracting 1st, depending on the sign of the increment of the household current, a pulse to the corresponding control input reversing th counter 2, at the same time, if the condition (5) is not performed, down counter 28 receives the signal from the AND gates 24 or 25 increment opposite sign relative to increment the up-down counter 2,

Если условие (5) выполн етс , то на выходе только младшего разр да блока 17 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ будет потенциал логической единицы , в результате чего на выходе элемента 1 сравнени с нулем также будет потенциал логической единицы, и сигнал логического нул с выхода элемента И-НЕ 19 запретит подачу управл ющих сигналов с элементов И 24 и 25, V ,If condition (5) is satisfied, then the output of the low-order bit of block 17 of the EXCLUSIVE OR element is the potential of the logical unit, as a result of which the output of the comparison element 1 with zero will also be the potential of the logical unit and the signal of the logical zero from the output of the AND- element NOT 19 disables the supply of control signals from AND 24 and 25 elements, V,

В каждом такте в зависимостиIn each measure depending

от знака числа в накапливающем регистре 12 производитс либо вычитание абсолютного значени хран щегос в регистре 6 приращени лХ и подача соответствующих, в зависимости от знака йУ, противоположных по знаку приращений на реверсивные счечики 3 и 29 координат У, либо, если число в накапливающем регистре 12 отрицатехп но, сложение абсолютногозначени числа лУ с содержимым на капливающего регистра 12 и подача соответствующих, в зависимости от знака дХ, противоположных по знакуFrom the sign of the number in the accumulating register 12, either the absolute value of the increment lH stored in register 6 is subtracted and the corresponding, depending on the sign of the variable opposite to the sign of the increments on the reversible counters 3 and 29 coordinates Y, is fed, or if the number in the accumulating register 12 Negatively, the addition of the absolute value of the number of LU with the contents on the drip register 12 and the filing of the corresponding, depending on the sign dX, opposite in sign

приращений на реверсивные счетчики 2 и 28 координат X, При этом суммируюпще или вычитающие импульсы на реверсивные счетчики 28 и 29 поступают до тех пор, пока не выполн ютс услови (5) и (6) соответственно . Цикл работы продолжаетс до поступлени на элемент И 21 сигналов с выходов элементов 1 и 16 сравнени с нулем и элементов НЕ 22 и 23, говор щих о том, что текущие значени йХ и йУ стали равны нудю, т,е, текущие координаты X и У первой граничной точки, наход щиес в реверсивных счетчиках 2 и 3, стали равны текущим координатам X и У второй граничной %очки, записанным в реверсивные счетчики 28 и 29, Элемент И 21 при этом сбрасьшает триггер 14,наincrements of the reversible counters 2 and 28 of the X coordinates. In this case, the summing or subtractive pulses of the reversible counters 28 and 29 are received until conditions (5) and (6) are satisfied, respectively. The work cycle continues until the AND 21 signals from the outputs of elements 1 and 16 are compared with zero and NOT elements 22 and 23, which indicate that the current values of X and Y have become equal to nudu, t, e, the current coordinates X and Y the first boundary point, located in the reversible counters 2 and 3, became equal to the current X and Y coordinates. The second boundary% points recorded in the reversible counters 28 and 29, Element I 21, at the same time, reset the trigger 14,

чем работа устройства заканчиваетс .the operation of the device ends.

Claims

Invention Formula

A vector generator containing reversible counters with parallel recording of X and Y coordinates. The first boundary point of the vector, the first inputs of which are the feed inputs of the coordinates of the first boundary point of the vector. The second inputs are the input. Record device codes, and the outputs are connected to one of the inputs of the first and second adders, respectively. The outputs of which are connected to one of the inputs of the corresponding increment registers YX and Y, the other inputs of which are connected to the first input of the trigger and are the device Start input, two elements compare with zero, the first outputs of the increment registers & X and Y are connected to the first and second inputs of the switch, the third input of which is connected by the first output of the accumulating register rf connected to the first inputs of the EXCLUSIVE OR element and the decoder, the second input of the EXCLUSIVE OR element is connected to the first output of the switch, and the output - with the first inputs of the first block of elements ISKSHLCHYuP ITS OR and the third adder, the second output of the switch is connected to the second input of the first block of elements EXCLUSIVE ALREADY, the output of which is connected to the second in the third adder input, a third input of which is coupled to the second output of the register whose first input soe7

the output of the third adder, the second input of which is the input of the clock pulse of the device and connected to the second input of the decoder, the third inputs of the accumulating register and the decoder are connected to the trigger output, the fourth input of the decoder And the first input of which is connected to the output of one From the elements of comparison with zero, fifth and test inputs of the decoder are connected to the second outputs of the registers of the increments lH and DU, the outputs of the decoder are connected to the third and fourth inputs of the reversible counters with the parallel recording of the X and Y coordinates of the first boundary point of the vector, which means that, in order to increase the speed of the generator, it contains the second and third blocks of elements EXCLUSIVE OR, reversible counters with parallel recording of coordinates X and Y The second boundary point of the vector, the first inputs of which are the feed inputs of the coordinates of the second boundary point of the vector, the second inputs - the input Record of device codes, two AND-NOT elements, two NOT elements, second, third, fourth, fifth and sixth elements And, the outputs of the third and the fourth, fifth and sixth elements And are connected to the third and fourth inputs, respectively, 642328

reversible counter with parallel recording of X and coordinates of the second boundary point of the vector, the outputs of which are connected to the second

the inputs of the adders and the first inputs of the second and third blocks of the EXCLUSIVE OR elements, the second inputs of which are connected to the outputs of the reversible counters with parallel X and X coordinates of the first boundary point of the vector, the first outputs of the blocks of elements EXCLUSIVELY OR connected to the inputs of the comparison elements with zero, the second outputs - with the first inputs of the first and second elements NAND and the inputs of the first and second elements NOT, the second inputs of the elements NAND are connected to the outputs of the elements of comparison with zero, connected with the first and second Inputs of the second element AND, the output of which is connected to the BTopbiM trigger input, the output of the first element is NOT connected to the third input of the second element AND, the fourth input of which is connected to the output of the second element NOT and the second input of the first element AND, the outputs of the AND AND elements are connected respectively with the first inputs of the third and

the fourth, fifth and sixth elements And, the second ihod which are connected respectively with the first, second, third and fourth outputs of the decoder.