Claims (2)
ю сл Изобретение относитс к цифровой вычислительной технике и может быть использовано дл контрол и диагностировани цифровых объектов. Целью изобретени вл етс повышение достоверности контрол . На чертеже приведена функциональна схема сигнатурного анализатора. Анализатор содержит сдвиговый регистр 1, сумматор 2 по модулю два, амплитудный компаратор 3, триггер 4, формирователь 5 синхросигналов, в состав которого вход т генератор 6 тактовых импульсов, двоичные счетчики 7 и 8, дешифраторы 9 и 10, одновибратор 11, элемент И НЕ 12, элемент НЕ 13, элементы ИЛИ 14-16, вход 17 установки в нуль сдвигового регистра, вход 18 окна измерени , информационный вход 19, выход 20 амплитудного компаратора , вход 21 формировател синхроимпульсов . Выход 20 амплитудного комнаратора 3 вл етс дополнительным информационным выходом анализатора. Сигнатурный анализатор допускает работу в двух режимах: асинхронном и синхронном и работает следуюшим образом. В асинхронном режиме работы выход 20 анализатора соедин ют с входом 21 формировател 5 синхросигналов. Сигнал установки в нуль, подаваемый на вход 17, устанавливает сдвиговый регистр 1 в нуль. Информаци в виде импульсов единичных уровней и интервалов между ними различной длительности, подаваема от контролируемого цифрового объекта на вход 19, поступает на вход амплитудного компаратора 3, с помошью которого поступаюшие импульсы с пологими фронтами и спадами преобразуютс в импульсы пр моугольной формы. С выхода амплитудного компаратора информаци поступает на вход 2 формировател синхросигналов и на первый вход сумматора 2, где она суммируетс по модулю два со значени ми информации в цеп х обратной св зи сдвигового регистра 1 (до прихода сигнала окна измерени - с нулевым). Затем сумма по модулю два поступает на информационный вход триггера 4. Генератор 6 формировател 5 синхросигналов генерирует импульсную последовательность стабильной частоты, котора непрерывно поступает на счетные входы двоичных счетчиков 7 и 8 и входы стробировани дешифраторов 9 и 10. При этом частота работы генератора 6 превыщает частоту синхронизации контролируемого объекта. При поступлении на вход 21 импульса с единичным уровнем счетчик 8 устанавливаетс в нулевое состо ние, на всех выходах дешифратора 10 устанавливаютс нулевые уровни , кроме нулевого выхода, а счетчик 7 начинает подсчет импульсов, так как на его входе установки в нуль устанавливаетс нулевой уровень вместо единичного, и на выходах дешифратора 9 будут последовательно по вл тьс импульсы единичного уровн по мере поступлени на его вход стробировани импульсов нулевого уровн . По вление импульса на первом выходе (по пор дку активации одного из трех выходов , подключенных к последующим цеп м ) приводит к по влению такого же импульса на выходе элемента ИЛИ 15 и как следствие к записи суммы по модулю два в триггер 4, с выхода которого эта сумма подаетс на информационный вход сдвигового регистра 1. По вление импульса на втором выходе дешифратора 9 приводит к по влению такого же импульса на выходе элемента ИЛИ 16 и запуску одновибратора 11. Импульс, формируемый одновибратором и подаваемый на вход синхронизации сдвигового регистра 1, вл етс синхронизирующим: он производит сдвиг кода в регистре и ввод в него суммы по модулю два. При этом к этому времени на вход 18 подаетс сигнал окна измерени . Подаваемый на вход 18 сигнал окна измерени определ ет своей длительностью длину двоичной последовательности, поступающей на информационный вход 19 дл преобразовани ее в сигнатуру. По вление импульса на третьем выходе дещифратора 9 приводит (с помощью эле.ментов 12 и 13) к установке счетчика 7 в нулевое состо ние, причем в интервале между импульсами единичного уровн , поступающими на счетный вход счетчика, после чего данный цикл снова повтор етс и будет повтор тьс , формиру тактовые интервалы , до по влени на входе 19 сигнала с нулевым уровнем. При по влении на информационном входе 19 сигнала с нулевым уровнем на выходе амплитудного компаратора 3 устанавливаетс нулевой уровень, и так как выход 20 соединен с входом 21, то этот уровень устанавливаетс на первых входах элементов 12 и 14, в св зи с чем счетчик 7 устанавливаетс в нулевое состо ние, на всех выходах дешифратора 9 (кроме нулевого) также устанавливаютс нулевые уровни, а счетчик 8 начинает подсчет импульсов, так как на его входе установки в нуль устанавливаетс нулевой уровень, в работу включаетс дешифратор 10. Дальше работа сигнатурного анализатора происходит аналогично рассмотренной при поступлении на вход 21 импульса с единичным уровнем. В синхронном режиме выход 20 не подключают к выходу 21, на этот вход подают импульсную последовательность стабильной частоты от контролируемого цифрового объекта. В остальном работа сигнатурного анализатора происходит аналогично работе в асинхронном режиме. В предлагаемом сигнатурном анализаторе с помощью формировател 5 синхросигналов происходит преобразование длительности импульсов и интервалов между ними контролируемой двоичной последовательности в асинхронном режиме или в импульсной последовательности стабильной частоты в синхронном режиме, поступающих из контролируемого объекта, в тактовые интервалы и формирование внутри каждого интервала трех импульсов управлени : синхронизации триггера 4, синхронизации сдвигового регистра 1, установки нул в счетчиках 7 или 8 в конце тактового интервала. Выбор оптимального временного расположени импульсов управлени осуществл етс подключением необходимых выводов дешифраторов 9 и 10 к входам элементов 13-16 в зависимости от формы, длительности и интервалов между ними импульсов, поступающих на вход 21, анализируемой последовательности. Коммутаци выходов дешифраторов 9 и 10, а также выхода 20 анализатора и входа 21 формировател синхросигналов может осуществл тьс коммутационными элементами (не показаны ) . В сигнатурном анализаторе в каждый момент времени сумма по модулю два с выхода сумматора 2 поступает на информационный вход триггера 4, записываетс в него с помощью импульсов синхронизации триггера и вводитс в тактах синхронизации , осуществл емой импульсами синхронизации сдвигового регистра, в сдвиговый регистр 1 через его информационный вход. По окончании сигнала окна измерени , поданного на вход 18, в сдвиговом регистре фиксируетс шестнадцатиразр дный двоичный код - сигнатура, котора характеризует техническое состо ние канала контролируемого объекта. Частота генератора 6 тактовых импульсов выбираетс исход из условий преобразовани сигналов контролируемого объекта в тактовые интервалы сигнатурного анализатора в зависимости от частоты синхронизации контролируемого объекта (максимальной частоты переключени в случае асинхронных объектов контрол ) по следующей формуле IT 2Kl контр 3 где fr - частота генератора 6; ноитр- частота синхронизации контролируемого объекта; К - номер вывода дешифратора дл сброса в нуль счетчика. Пред.лагаемый сигнатурный анализатор имеет повышенную достоверность, так как позвол ет обнаруживать ошибки в контролируемой последовательности или сбои в импульсной последовательности в интервалах между импульсами синхронизации сдвигового регистра, выбирать оптимальное временное расположение импульсов синхронизации . Формула изобретени 1.Сигнатурный анализатор, содержащий сдвиговый регистр и сумматор по модулю два, причем группа выходов сдвигового регистра вл етс группой выходов анализатора , первый, второй, третий и четвертый входы сумматора по модулю два соединены соответственно с выходами седьмого, дев того , двенадцатого и щестнадцатого разр дов сдвигового регистра, вход сброса и разрещающий вход которого вл ютс соответственно входом сброса и входом задани окна измерени анализатора, отличающийс тем, что, с целью повышени достоверности контрол , он содержит амплитудный компаратор, триггер и формирователь синхросигналов, причем информационный вход сигнатурного анализатора соединен с входом амплитудного компаратора, выход которого соединен с п тым входом сумматора по модулю два и вл етс дополнительным информационным выходом анализатора , выход сумматора по модулю два соединен с информационным входом триггера, выход которого соединен с информационным входом сдвигового регистра, нервый и второй выходы формировател синхросигналов соединены соответственно с синхровходами триггера и сдвигового регистра, вход формировател синхросигналов вл етс синхровходом анализатора. The invention relates to digital computing and can be used to monitor and diagnose digital objects. The aim of the invention is to increase the reliability of the control. The drawing shows the functional diagram of the signature analyzer. The analyzer contains a shift register 1, an adder 2 modulo two, an amplitude comparator 3, a trigger 4, a synchronization driver 5, which includes a generator of 6 clock pulses, binary counters 7 and 8, decoders 9 and 10, a single-oscillator 11, the AND element 12, the element NOT 13, the elements OR 14-16, the input 17 of setting the zero of the shift register, the input 18 of the measurement window, the information input 19, the output 20 of the amplitude comparator, the input 21 of the clock generator. The output 20 of the amplitude room 3 is an additional information output of the analyzer. The signature analyzer allows operation in two modes: asynchronous and synchronous and works as follows. In the asynchronous mode of operation, the analyzer's output 20 is connected to the input 21 of the driver 5 clock signals. The set to zero signal applied to input 17 sets the shift register 1 to zero. Information in the form of unit-level pulses and intervals between them of various duration, supplied from the monitored digital object to input 19, is fed to the input of the amplitude comparator 3, through which incoming pulses with gentle fronts and decays are converted into square-shaped pulses. From the output of the amplitude comparator, the information is fed to the input 2 of the clock generator and to the first input of the adder 2, where it modulo two with the information values in the feedback circuit of the shift register 1 (with the zero window signal arriving). Then the sum modulo two is fed to the information input of the trigger 4. The generator 6 of the clock generator 5 generates a pulse sequence of stable frequency, which is continuously fed to the counting inputs of binary counters 7 and 8 and the gate inputs of the decoders 9 and 10. The frequency of the generator 6 exceeds the frequency synchronization of the controlled object. When a pulse with a unit level arrives at the input 21, the counter 8 is set to the zero state, all outputs of the decoder 10 are set to zero, except for the zero output, and the counter 7 starts counting the pulses, since the zero level is set at its input to zero. , and at the outputs of the decoder 9, unit level pulses will appear successively as gates of zero level pulses arrive at its input. The appearance of a pulse at the first output (in order of activation of one of the three outputs connected to successive circuits) leads to the appearance of the same pulse at the output of the OR 15 element and, as a consequence, to record the modulo two in trigger 4, from which this sum is fed to the information input of the shift register 1. The appearance of a pulse at the second output of the decoder 9 leads to the appearance of the same pulse at the output of the element OR 16 and the launch of the one-oscillator 11. The pulse generated by the one-vibrator and fed to the shift synchronization input th register 1 is timing: it produces the code shift register and input into it the sum modulo two. At this time, the signal of the measurement window is supplied to the input 18. The input to the measurement window signal 18 determines by its length the length of the binary sequence supplied to the information input 19 for converting it into a signature. The appearance of a pulse at the third output of the decimator 9 leads (with the help of elements 12 and 13) to setting the counter 7 to the zero state, and in the interval between unit-level pulses fed to the counter input of the counter, after which the cycle repeats and will be repeated, forming clock intervals, until a zero level signal appears at input 19. When a signal with a zero level appears at the information input 19 at the output of the amplitude comparator 3, the zero level is set, and since the output 20 is connected to the input 21, this level is set at the first inputs of elements 12 and 14, and therefore the counter 7 is set in the zero state, on all outputs of the decoder 9 (except zero), zero levels are also set, and the counter 8 starts counting pulses, since zero is set at its input to zero, the decoder 10 turns on. the gaming analyzer occurs in a manner similar to that considered when a pulse with a single level arrives at the input 21. In synchronous mode, the output 20 is not connected to the output 21, to this input serves a pulse sequence of stable frequency from the controlled digital object. Otherwise, the work of the signature analyzer is similar to the work in asynchronous mode. In the proposed signature analyzer, using the synchro 5 generator, the pulse duration and intervals between the controlled binary sequence in the asynchronous mode or the stable frequency pulse sequence in the synchronous mode, coming from the object under test, are converted into the clock intervals and three control pulses are generated within each interval: trigger trigger 4, shift register synchronization 1, zero setting in counters 7 or 8 at the end of the clock the first interval. The choice of the optimal temporal location of the control pulses is carried out by connecting the necessary terminals of the decoders 9 and 10 to the inputs of the elements 13-16, depending on the shape, duration and intervals between them of the pulses fed to the input 21, of the analyzed sequence. The switching of the outputs of the decoders 9 and 10, as well as the output 20 of the analyzer and the input of the sync driver, can be made by switching elements (not shown). In the signature analyzer, at each instant of time, the sum modulo two from the output of the adder 2 is fed to the information input of the trigger 4, written into it with the help of trigger synchronization pulses, and entered in synchronization cycles of the shift register pulses into the shift register 1 through its information entrance. At the end of the measurement window signal applied to input 18, a sixteen-bit binary code is fixed in the shift register — a signature that characterizes the technical condition of the channel of the monitored object. The oscillator frequency 6 clock pulses is selected on the basis of the conditions for converting the signals of the monitored object to the clock intervals of the signature analyzer depending on the synchronization frequency of the monitored object (maximum switching frequency in the case of asynchronous control objects) according to the following formula IT 2Kl control 3 where fr is the oscillator frequency 6; noitr- frequency of the controlled object; K - number of the output of the decoder to reset to zero the counter. The proposed signature analyzer has increased reliability, since it allows detecting errors in the controlled sequence or failures in the pulse sequence in the intervals between the synchronization pulses of the shift register, choosing the optimal temporal arrangement of the synchronization pulses. Claim 1. A signature analyzer comprising a shift register and a modulo-two adder, wherein the group of outputs of the shift register is the group of outputs of the analyzer, the first, second, third and fourth inputs of the modulo-two adder are connected to the outputs of the seventh, ninth, twelfth and the sixteenth bits of the shift register, the reset input and the enable input of which are respectively a reset input and an analyzer measurement window setting input, characterized in that, in order to increase the authenticity and control, it contains an amplitude comparator, a trigger and a sync driver, and the information input of the signature analyzer is connected to the input of the amplitude comparator, the output of which is connected to the fifth input of the modulo-two adder and is an additional information output of the analyzer, the output of the modulator two is connected to the information input of the trigger, the output of which is connected to the information input of the shift register, the nerve and the second outputs of the clock generator are connected respectively to inhrovhodami latch and shift register input of the clock signals is the clock analyzer.
2.Анализатор, по п. 1, отличающийс тем, что формирователь синхросигналов содержит генератор тактовых импульсов, два счетчика, два дешифратора, одновибратор, элемент И-НЕ, три элемента ИЛИ и эле .мент НЕ, причем вход формировател синхросигналов соединен с первыми входами элемента И-НЕ и первого элемента ИЛИ, выходы последних соединены соответственно с входами установки нул первого и второго счетчиков, группы выходов которых соединены соответственно с группами информационных входов первого и второго дешифраторов, выход тактовых импульсов генератора соединен со счетными входами первого и второго счетчиков и входами стробировани первого и второго дешифраторов , первые выходы которых соединены с входами второго элемента ИЛИ, выход которого вл етс первым выходом формировател синхросигналов, вторые выходы первого и второго дешифраторов соединены с входами третьего элемента ИЛИ, выход которого соединен с входом запуска одновибратора; выход которого вл етс вторым2. The analyzer according to claim 1, characterized in that the clock driver contains a clock, two counters, two decoders, a one-shot, AND-NOT element, three OR elements and an NOT element, and the clock driver is connected to the first inputs element NAND and the first element OR, the outputs of the latter are connected respectively to the installation inputs of the first and second counters, the output groups of which are connected respectively to the groups of information inputs of the first and second decoders, the output of clock pulses The generator is connected to the counting inputs of the first and second counters and the gate inputs of the first and second decoders, the first outputs of which are connected to the inputs of the second OR element, the output of which is the first output of the clock signal generator, the second outputs of the first and second decoders are connected to the inputs of the third OR element, the output of which is connected to the launch input of the one-shot; the output of which is the second
выходом формировател синхросигналов, третий выход первого дешифратора соединен через элемент НЕ с вторым входом элемента И-НЕ, третий выход второго дешифратора соединен с вторым входом первого элемента ИЛИ.the output of the sync signal generator, the third output of the first decoder is connected via the element NOT to the second input of the NAND element, the third output of the second decoder is connected to the second input of the first element OR.