SU1218385A1 - Устройство дл прерывани резервированной вычислительной системы - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных резервированных микропроцессорных вычислительных системах дл  обработки прерываний. Цель изобретени  - повы шение достоверности работы устройства за счет дополнительного введени  второго и третьего каналов и в каждый канал двух триггеров запрета прерываний, второго триггера прерывани , мажоритарного элемента, двух элементов И и второго элемента ИЛИ. Устройство содержит первый канал, включающий регистр маски, регистр запросов, регистр текущего состо ни , триггер запрета прерьшаний, триггер прерывани , шифратор приоритета , схему сравнени , блок элементов И, три элемента И, элемент ИЛИ, блок магистральных элементов и формирователь . Повышение достоверности достигаетс  за счет обеспечени  синхронного перехода системы в режим обработки прерывани  при поступлении сигнала запроса хот  бы в одном канале, а также блокировки сигналов запросов прерьшаний, поступающих от каналов (процессоров) системы , которые посто нно (в режиме зависани ) или стохастически формируют ошибочный сигнал запроса прерывани . 1 ил. i ю 00 со 00 ел

Description

Изобретение относитс  к вычислительной технике и может быть использовано в многоканальных резервированных микропроцессорных вычислительных системах дл  обработки прерываний .

Цель изобретени  - повьш1ение достоверности работы устройства.

Повышение достоверности достигаетс  за счет обеспечени  синхронногс перехода системы в режим обработки прерывани  при поступлении сигнала запроса хот  бы в одном канале, а также блокировки сигналов запросов прерьшаний, поступающих от каналов (процессоров) системы, KOTopbie посто нно (в режиме зависани ) или стохастически формируют ошибочный сигнал запроса прерывани .

tla чертеже приведена функциональна  схема устройства.

Устройство содержит идентичные каналы Ц - 1, , каждьй из которых содержит регистр 2 маски, регистр 3 запросов, регистр 4 текущего состо ни , триггер 5 запрета прерываний, группу триггеров запрета прерываний, первый 7 и второй 8 триггеры прерывани . шифратор 9 приоритета , схему 10 сравнени , мажоритар- ньй элемент 11, блок 12 элементов И, первьй 13, третий 14 и второй 15 элементы И, группу элементов И 16ь-1, первьш 17 и второй 18 элементы lLjIИ ; блок 19 магистральных элементов , формирователь 20 импульсов. На чертеже указаны также групповые управл ющие 21 и информационные 22 входы устройства, групповой синхронизирующий вход 23 устройства, групповые выходы 24 вектора прерыва ПИЯ устройства, выходы 25 разрешени  прерьшани  устройства, выходы 26 прерывани  каналов, выходы 27 подтверждени  прерывани  каналов, вьпсо- цы 28 прерывани  устройства,входы пе вой 29.1,второй 29.2 и третьей 29.3 групп разр дов группового информащ - онного входа 22 устройства,входы первого - дев того 30.1 - 30.9 разр дов группового управл ющего входа 21 устройства, входы первого 31.1 и второго 31,2 разр дов группового синхронизирующего входа 23 устройств группы входов 32,-32 прерывани  каналов, группы входов .| подтверждени  прерывани  каналов. Устройство работает следующим образом.

В исходном состо нии все элементы пам ти устройства установлены в нулевое состо ние (входы начальной установки на чертеже условно не показаны).

Дл  приведени  устройства в рабочее состо ние на входы 30.2 и 30.5 групповых управл ющих входов 21 устройства подаютс  единичные сигналы. Кроме того, с входов 29.3 групповых информационных входов устройства в регистры 4 запросов всех каналов 1( ) записываетс  код текущего состо ни  (в начале - нулевой код) программы, выполн емой системой, по синхроимпульсу с входа 30.6. По этому же синхроимпульсу осуществл етс  установка в нулевое состо ние триггера 5 запрета прерывани . При этом нулевой сигнал с выхода триггера 5 разрешает запись запросов на прерывани  в регистр 3.

Регистр 2 масок устанавливаетс  в нулевое состо ние по сигналу с входа 30.3. По этому же сигналу осуществл етс  установка в исходное состо ние микропроцессора, например, марки INTEL 8080 или К580ИК1 много- канальной мажоритарно-резервированной системы.

После выполнени  указанных операций устройство готово к работе.

На групповые входы 22 устройства поступают информационные сигналы, промажоритированные по всем п каналам резервированной системы. Запись кода маски прерываний в регистр 2 осуществл етс  с входа 29.2. по сигналу с входа 30.4, который соответствует сигналу Вьщача микропроцессорной системы на базе процессора К580ИК1.

Код маски с выходов регистра 2 поступает на входы блока 12 элементов И, через которые осуществл етс  фильтраци  сигналов запросов на прерывани , поступающих с входов 29.1 запросов. При этом любой незамаскированный сигнал запроса поступает на D-входы регистра 3 запросов.

Если в регистре 3 сигналы запросов отсутствуют, то шифратор 9 закрывает блок 19 магистральных элементов, запрещает выработку сигнала подтверж- дени  прерывани  через элемент ИЛИ 17 и разрешает выработку сигнала разрешени  прерьшани  на выходе элемента И 14.

При поступлении сигналов запросов прерывани  с выходов блока 12 элементов И происходит их запоминание в регистре 3, Однако запрос после этого с входов 29.1 не снимаетс ,та как регистр 3 выполнен на триггерах типа защелка и запоминание информации в регистре 3 произойдет только после установки триггера 5 в единицу

Информаци  с выхода 3.1 регистра 3 поступает на входы шифратора 9 запросов, которьш формирует код прерывани  старшего приоритета. Сигнало с выхода 3.2 регистра 3, формиру емым при наличии хот  бы одного запроса в регистре, открываетс  элемент И 13 выходной сигнал которого открывает блок 19 магистральных элементов и разрешает передачу через него на выход 24 канала кода вектора прерывани . Кроме того, разрешаетс  срабатывание элемента И 15 и запрещаетс  вьщача сигнала разрешени  с выхода элемента И 14 на выход 25 устройства.

Выходной код шифратора 9 поступаг ет также на входы А схемы 10, где осуществл етс  его сравнение с кодом текущей программы, записанным в регистр 4. Если код с выхода А шифратора.9 больше кода с выхода В регистра 4, то с выхода схемы 10 выдаетс  сигнал, который через элемент ИЛИ 17 и открытый элемент И 15 поступает на D-вход триггера 7. Если же код на входе А схемы 10 меньше или равен коду на входе В, ТО на выходе схемы 10 сигнал отсутствует . Тогда сигнал подтверждени  прерывани  может быть выработан только в том случае, если в четвертый разр д регистра 4 по входу 30.5 будет записан нуль,так как инверсный выход этого разр да через элемент ИЛИ 17 функционально эквивалентен выходу схемы 10.

f

При наличии сигнала на выходе схемы 10 с поступлением разрешающего сигнала с входа 30.7 и синхроимпульса с вход;а 30.8 ос тцест- вл етс  запись единицы в триггер 7. Сигнал с единичного выхода триггера 7 через элемент 20 поступает на вход триггера 5, который устанавливаетс  в единицу. При этом разрешаетс  прием новых сигналов запросов в регистр 3 и подготавливаетс  триг:гер 7 к сбросу в нулевое состо ние. Поэтому с приходом очередного импуль

0

5

|са с входа 30.8 происходит установка триггера 7 в нулевое состо ние. Таким образом, длительность существовани  сигнала на вььчоде триггера 7 определ етс  периодом следовани  импульсов с входа 30.8.

Формирователь 20 формирует единичный импульс на выходе 26 после установки триггера 7 в единичное состо ние.

Дл  того, чтобы исключить возможность двойного прерывани  по одному ,и тому же запросу, а также прерывани  по запросам младших прио5 ритетов относительно обрабатываемого, необходимо после обработки сигнала прерывани , формируемого с выходов 28 каналов, код программы обработки запроса записать в регистр 4 состо ни  аналогично описанному.

Если в этом нет необходимости, то в регистр 4 записываетс  нулевой код по сигналу с входа 30.6. В результате этого снова устанавливаетс  в-нуль триггер 5 и осуществл етс  подготовка устройства к приему очередного запроса на прерывание. После формировани  сигналов прерывани  на выходах 26 каналов они поступают на соответствующие входы .. каждого из остальных , каналов.

В каждом канале сигналы прерываний от остальных каналов поступают на D-входы соответствующих триггеров 6 -6;tT и на первые входы соответствующих элементов И I6j. . При отсутствии отказов каналов сигналы с входов 32., поступают вне синхроимпульса, предназначенного дл  вы влени  ложной вьщачи сигнала прерывани , с входа 31.1. Поэтому триггеры ,. сигналами с нулевых выходов открывают элементы И . . Таким

образом, выходной сигнал канала с выхода формировател  20 цли остальных каналов с выходов элементов И через элемент ШШ 18 поступают на D-вход триггера 8. По

0 сигналу синхроимпульса опроса прерывани  с входа 31.2 происходит установка триггера 8 в единичное состо ние. Сигнал с единичного выхода триггера 8 через выход 27

5 канала поступает на соответствующие входы группы входов . каждого из остальных каналов и далее на входы мажоритарного элемента 11.

0

5

0

Мажоритарный элемент 11 срабатывает при наличии в большинстве каналов сигналов прерывани  и вьщает на выход 28 устройства сигнал прерыван в соответствующий канал системы,

В случае возникновени  отказа , св занного с зависанием каналов , сигнал прерывани  от такого канала обнаруживаетс  в момент подачи синхроимпульса с входа 31.1, по которому соответствующий триггер из группы триггеров 6.-6 р,, устанавливаетс  в единицу и блокирует, прохождение этого сигнала через соответствующий элемент И группы элементов И 1б.)-1б .

Тем самым обеспечиваетс  защита устройства от сигналов прерываний, поступающих из отказавших каналов, которые могли бы вызвать ;рассинхронизацию каналов мажоритарно-резервированной системы.

Работа устройства прекращаетс  с прекращением подачи управл юЕ1ИХ сиг налов с входов 21 .

Ф о р м у л а и 3 о б р е т е н и  

Устройство дл  прерывани  резервированной вычислительной системы, содержащее первьш канал, включающи регистр маски, регистр запросов, ре гистр текущего состо ни , триггер запрета прерываний, первый триггер прерывани , шифратор приоритета, схему сравнени , блок элементов И, первый, второй и третий элементы И, первьш элемент ИЛИ, блок магистральных элементов и формирователь им- пульсов, причем первые группы управл ющих и информационных входов устройства соединены с группами одноименных входов канала, первьи

. разрешающий вход, первые рходы приведени  в рабочее состо ние и установки в 0 вход записи кода маски, второй вход приведени  в рабочее состо ние, вход сброса,

второй разрешающий вход и второй вход установки в О, группы управл ющих входов канала соединены с группой инверсных входов первого элемента И, первым пр мым входом

. первого элемента И, входом сброса регистра маски, входом синхронизации регистра маски, входом разрешени  регистра текущего состо ни , входам синхронизации регистра те0

5

0

5

0

0

5

0

5

кущего состо ни  и триггера .запрета прерываний, первым входом второI го элемента И и входом синхронизации первого триггера прерывани  соответственно, перва , втора  и треть  подгруппы разр дов группы

информационных входов канала соединены соответственно с первой группой входов блока элементов И, группой информационных входов регистра маски и группой информационных входов регистра текущего состо ни , группа выходов которого соединена с первой группой входов схемы сравнени , группа выходов регистра маски соединена с второй группой входов блока элементов И, выходы которого соединены с группой информационных входов регистра запросов, группа вькодов регистра запросов соединена с группой входов ашфратора приоритета , группа выходов которого соединена с второй группой входов схемы сравнени  и с группой информационных .входов блока магистральных элементов, выход первого элемента И соединен с входом разрешени  блока магистральных элементов, инверсный выход регистра текущего состо ни  соединен с первыми входами первого элемента ИЛИ и третьего элемента И, информационный вход триггера запрета прерываний соединен с шиной нулевого потенциала устройства , единичный вмкод триггера запрета прерываний соединен с входом разрешени  регистра запросов и инверсным входом второго элемента И, выход схемы сравнени  соединен с вторым входом первого элемента ИЛИ, выход которого соединен с вторым пр мым входом второго элемента И, первьй вход приведени  в рабочее состо ние группы управл ющих входов канала соединен с вторым пр мым входом третьего элемента И и третьим пр мым входом второго элемента И, выход регистра запросов соединен с вторым пр мым входом первого элемента И, инверсным входом третьего элемента И и четвертым пр мым .входомi второго элемента И, выход которого соединен с информационным входом первого триггера прерывани , единичный вькод первого триггера прерывани  через формирователь импульсов

. соединен с инверсным единичным

входом триггера запрета прерываний отлича-ющеес  тем, что, с целью повышени  достоверности работы , в него ..дополнительно введены h -1 ( Н -число запросов) каналов и в каждый канал дополнительно введены группа триггеров запрета прерываний второй триггер преры-. вани , мажоритарный элемент, группа элементов И и. второй элемент ИЛИ, причем инверсный выход каждого из триггеров запрета прерываний группы соединен с первым входом соответствующего элемента И группы, а информационный вход - с вторым входом соответствующего элемента И группы и соответствующим входом группы входов прерывани  канала, сихронизирующий вход {саждого из триггеров запрета прерьшаний группы соединен с входом первого разр да группы синхронизирующих входов устройства, вход второго разр да группы синхронизирующих входов устройства соединен с одноименным входом второго триггера прерывани , ин формационньш и нулевой установочный входы которого соединены соответственно с выходом второго элемента

ИЛИ и входом подтверждени  прерывани  группы управл ющих входов кана па,выходы элементов И группы соедин е- ны с соответствующими входами аторого элемента ИЛИ, выход второго триггера прерывани  соединен с первым входом мажоритарного элемента, остальные входы которого

соединены с соответствующими входами группы входов подтверждени  прерывани  канала, выход формировател  соединен о соответствующим входом второго элемента ИЛИ, группа выходов

блока магистральных элементов и выход третьего элемента И в каждом канале  вл ютс  соответственно группой выходов вектора прерывани  и выходом разрешени  прерьшани  устройства , выход мажоритарного элемента в каждом канале  вл етс  выходом прерывани  устройства, выход формировател  импульсов  вл етс  выходом прерывани  канала, выход второго

триггера прерывани   вл етс  выходом подтвер ф ени  прерывани  канала, выходы прерывани  и подтверждени  прерывани  каждого канала соединены с соответствующими входами одноименных групп

входов каждого из остальных каналов.

Claims (1)

1. Ф о р м у л а и з о б р е т е н и я

   Устройство для прерывания резервированной вычислительной системы, содержащее первый канал, включающий регистр маски, регистр запросов, регистр текущего состояния, триггер запрета прерываний, первый триггер прерывания, шифратор приоритета, схему сравнения, блок элементов И, первый, второй и третий элементы И, . первый элемент ИЛИ, блок магистральных элементов и формирователь импульсов, причем первые группы управляющих и информационных входов устройства соединены с группами одноименных входов канала, первый • разрешающий вход, первые входы приведения в рабочее состояние и установки в О; вход записи кода маски, второй вход приведения в рабочее состояние, вход сброса, • второй разрешающий вход и второй вход установки в О, группы управляющих входов канала соединены с группой инверсных входов первого элемента И, первым прямым входом первого элемента И, входом сброса регистра маски, входом синхронизации регистра маски, входом разрешения регистра текущего состояния, входами синхронизации регистра те кущего состояния и триггера .запрета прерываний, первым входом второI го элемента И и входом синхронизации первого триггера прерывания соответственно, первая, вторая и третья подгруппы разрядов группы информационных входов канала соединены соответственно с первой группой входов блока элементов И, группой информационных входов регистра маски и группой информационных входов' регистра текущего состояния, группа выходов которого соединена с первой группой входов схемы сравнения, группа выходов регистра маски соединена с второй группой входов блока элементов И, выходы которого соединены с группой информационных входов регистра запросов, группа выходов регистра запросов соединена с группой входов шифратора приоритета, группа выходов которого соединена с второй группой входов схемы сравнения и с группой информационных входов блока магистральных элементов, выход первого элемента И соединен с входом разрешения блока магистральных элементов, инверсный выход регистра текущего состояния соединен с первыми входами первого элемента ИЛИ и третьего элемента И, информационный вход триггера запрета прерываний соединен с шиной нулевого потенциала устройства, единичный выход триггера запрета прерываний соединен с входом разрешения регистра запросов и инверсным входом второго элемента И, выход схемы сравнения соединен с вторым входом первого элемента ИЛИ, выход которого соединен с вторым прямым входом второго элемента И, первый вход приведения в рабочее состояние группы управляющих входов канала соединен с вторым прямым входом третьего элемента И и третьим прямым входом второго элемента И, выход регистра запросов соединен с вторым прямым входом первого элемента И, инверсным входом третьего элемента И и четвертым прямым входом/ второго элемента И, выход которого соединен с информационным входом первого триггера прерывания, единичный выход первого триггера прерывания через формирователь импульсов . соединен с инверсным единичным входом триггера запрета прерываний, отличающееся тем, что, с целью повышения достоверности работы, в него ..дополнительно введены ' h' -1 ( h -число запросов) каналов и в каждый канал дополнительно введены группа триггеров запрета прерываний второй триггер преры- . вания, мажоритарный элемент, группа элементов И и. второй элемент ИЛИ, причем инверсный выход каждого из триггеров запрета прерываний группы соединен с первым входом соответствующего элемента И группы, а информационный вход - с вторым входом соответствующего элемента И группы и соответствующим входом группы входов прерывания канала, синхронизирующий вход каждого из триггеров запрета прерываний группы соединен с входом первого разряда группы синхронизирующих входов устройства, вход второго разряда группы синхронизирующих входов устройства соединен с одноименным входом второго триггера прерывания, информационный и нулевой установочный входы которого соединены соответственно с выходом второго элемента

   ИЛИ и входом подтверждения прерывания группы управляющих входов кана па,выходы элементов И группы соедине5 ны с соответствующими входами второго элемента ИЛИ, выход второго триггера прерывания соединен с первым входом мажоритарного ^элемента, остальные входы которого 10 соединены с соответствующими входами группы входов подтверждения прерывания канала, выход формирователя соединен о соответствующим входом второго элемента ИЛИ, группа выходов 15 блока магистральных элементов и выход третьего элемента И в каждом канале являются соответственно группой выходов вектора прерывания и выходом разрешения прерывания уст20 ройства, выход мажоритарного элемента в каждом канале является выходом прерывания устройства, выход формирователя импульсов является выходом прерывания канала, выход второго 25 триггера прерывания является выходом подтверждения прерывания канала, выходы прерывания и подтверждения прерывания каждого канала соединены с соответствующими входами одноименных групп 30 входов каждого из остальных каналов.

   ВНИИПИ Заказ 1132/56 Тираж 673 Подписное

   Филиал ППП Патент, г.Ужгород, ул.Проектная, 4