SU1211873A1

SU1211873A1 - Transistor switch

Info

Publication number: SU1211873A1
Application number: SU843759623A
Authority: SU
Inventors: Юрий Кузьмич Гришин; Эдуард Викторович Ланьшин; Леонид Андреевич Гелюх
Original assignee: Предприятие П/Я В-8835
Priority date: 1984-07-02
Filing date: 1984-07-02
Publication date: 1986-02-15

Abstract

Изобретение относитс к импульсной технике и может быть использовано дл управл емого по программе подключени напр жени питани к бипол рным полупосто нным запоминающим устройствам. Цель изобретени - повышение надежности ключа. Достигаетс путем исключени аварийных режимов работы. Транзисторный ключ содержит первый и второй транзисторы 1 и 2, семь резисторов 3-9, инвертор 10, шину 13 источника питани , нагрузку 14, шины - общую 15 и входную 16, конденсаторы 17 и 18. Дл достижени поставленной цели в устройство введены три резистора и логические элементы И-НЕ 11 и 12. 1 з.п. ф-лы. 1 ил. с S (Л ND гЬ У 00 ооThe invention relates to a pulse technique and can be used for a program-controlled connection of a supply voltage to bipolar semi-permanent memory devices. The purpose of the invention is to increase the reliability of the key. Achieved by avoiding emergency operation. The transistor switch contains the first and second transistors 1 and 2, seven resistors 3-9, inverter 10, power supply bus 13, load 14, buses 15 total and input 16, capacitors 17 and 18. To achieve this goal, three resistors are introduced into the device and logical elements AND-NOT 11 and 12. 1 z.p. f-ly. 1 il. with S (L ND gb Y 00 oo

Description

1one

,Изобретение относитс к импульс- ной технике и может быть использовано дл управл емого по программе подключени напр жени питани к бипол рным полупосто нным запоминающим устройствам (ГШЗУ) .The invention relates to a pulse technique and can be used for a program-controlled connection of the supply voltage to bipolar semi-permanent memory devices (GSHZU).

Цель изобретени - повышение надежности транзисторного ключа в результате исключени аварийных режимов работы.The purpose of the invention is to increase the reliability of the transistor key as a result of the elimination of emergency operation.

На чертеже представлена схема транзисторного ключа.The drawing shows a diagram of a transistor switch.

Транзисторный ключ содержит первый 1 и второй 2 транзисторы, : семь резисторов 3-9, инвертор 10, первый 11 и второй 12 элементы И-НЕ причем эмиттер первого транзистораThe transistor switch contains the first 1 and second 2 transistors: seven resistors 3-9, an inverter 10, the first 11 and the second 12 elements NAND, the emitter of the first transistor being

1подключен к шине 13 источника питани и первому выводу первого резистора 3, второй вывод которого соединен с базой первого транзистора 1, коллектор которого через нагрузку 14 подключен к общей шине 15, коллектор второго транзистора 2 соединен с первым выводом второго резистора 4, а база подключена к первому выводу третьего резистора 5 и через четвертый резистор 6 к шине 13 источника питани , второй вывод третьего резистора 5 соединен с выходом первого элемента 11 И-НЕ, первый вход которого подключен к входной шине 16 и первому входу второго элемента 12 И-НЕ, выход которого через п тьп резистор 7 соединен с базой первого транзистора 1, эмиттер второго транзистора1 is connected to the power supply bus 13 and the first terminal of the first resistor 3, the second terminal of which is connected to the base of the first transistor 1, the collector of which is connected via a load 14 to the common bus 15, the collector of the second transistor 2 is connected to the first terminal of the second resistor 4, and the base is connected to the first output of the third resistor 5 and through the fourth resistor 6 to the power supply bus 13, the second output of the third resistor 5 is connected to the output of the first AND 11 element 11, the first input of which is connected to the input bus 16 and the first input of the second ele cient 12 AND-NO element whose output after n tp resistor 7 connected to the base of the first transistor 1, the emitter of the second transistor

2подключен к шине 13 источника питани , второй вход первого элемента 11 И-НЕ соединен с выходом инвертора 10, вход которого подключен2 is connected to the power supply bus 13, the second input of the first element 11 is NOT connected to the output of the inverter 10, the input of which is connected

к первому выводу шестого резистора и через седьмой резистор 9 к общей шине 15,второй вход второго элемента 12 И-НЕ соединен с коллектором первого транзистора 1 и вторыми выводами второго 4 и шестого 8 резисторов . На входную шину 16 подаетс низкий уровень направлени .to the first output of the sixth resistor and through the seventh resistor 9 to the common bus 15, the second input of the second element 12 is NOT connected to the collector of the first transistor 1 and the second terminals of the second 4 and sixth 8 resistors. A low level of direction is applied to the input bus 16.

Кроме того, транзисторный ключ содержит первый 17 и второй 18 конденсаторы , причем первый вывод первго конденсатора 17 подключен к коллектору первого транзистора 1, а второй вывод соединен с общей НИНОЙ 15 и первым выводом второго конденсатора 18, второй вывод кото18732In addition, the transistor switch contains the first 17 and second 18 capacitors, the first output of the primary capacitor 17 is connected to the collector of the first transistor 1, and the second output is connected to the common NINA 15 and the first output of the second capacitor 18, the second output is 18732

рого подключен к эмиттеру первого транзистора 1.pogo connected to the emitter of the first transistor 1.

Транзисторный ключ работает следующим образом,The transistor switch works as follows

В исходном состо нии на входную шину 16 подаетс низкий уровень напр жени (логический нуль), который поступает на первые входы элементов 11 и 12 И-НЕ, на выходах кото0 рых устанавливаетс высокий уровень напр жени . При этом транзисторы 1 и 2 закрыты и, следовательно, нагрузка 14 отключена от шины 13 источника питани . При отсутствииIn the initial state, a low voltage level (logical zero) is applied to the input bus 16, which is fed to the first inputs of the 11 and 12 NAND elements, at the outputs of which a high voltage level is established. At the same time, transistors 1 and 2 are closed and, consequently, the load 14 is disconnected from the bus 13 of the power source. Without

5 напр жени на нагрузке 14 на втором входе элемента 12 И-НЕ и входе инвертора 10 устанавливаетс уровень логического нул , а на выходе инвертора 10 - уровень логической еди0 ницы, который поступает на второй вход элемента 11 И-НЕ.5, the voltage at load 14 at the second input of the element 12 NAND and the input of the inverter 10 is set to a logic zero level, and at the output of the inverter 10 - the level of a logic unit that is fed to the second input of the element 11 NID.

При поступлении на входную шину 16 высокого уровн напр жени на обоих входах элемента 11 И-НЕ оказы5 ваютс уровни логической единицы, в результате чего на выходе элемента 11 И-НЕ устанавливаетс низкий уровень напр жени , а состо ние элемента 12 И-НЕ не измен етс When a high voltage level arrives at the input bus 16, both levels of the logical unit at the inputs of the element 11 do NOT appear, resulting in a low voltage level at the output of the element 11 AND-NOT and the state of the element 12 AND-NOT does not change is

0 т,к. на его втором входе сохран етс з Ровень логического нул , пос- тупгшщий с нагрузки 14. По вление на выходе элемента 11 И-НЕ низкого уровн напр жени приводит к вклюс чению транзистора 2 и через резистор 4 осуществл етс предварительный зар д эквивалентной емкости нагрузки 14, По мере роста напр жени на нагрузке 14 увеличиваетс 0 t, q at its second input, a logic zero zero is stored, coming from load 14. The appearance at the output of element 11 of an AND-NOT low voltage leads to the switching on of transistor 2 and through a resistor 4 a preliminary charge of equivalent load capacitance 14 is performed As the voltage increases, load 14 increases.

,„ и уровень напр жени на втором входе элемента 12 И-НЕ. Когда напр жение на втором входе элемента 12 И-НЕ достигнет уровн напр жени , равного напр жению логической единицы,, "And the voltage level at the second input of the element 12 NAND. When the voltage at the second input of the element 12 AND-NOT reaches a voltage level equal to the voltage of the logical unit,

., на обоих входах элемента 12 И-НЕ одновременно окажутс уровни логической единицы, в результате чего на выходе элемента 12 И-НЕ по витс низкий уровень напр жени , который открывает транзистор 1, обеспечивающий дозар д емкости нагрузки 14 и дальнейший рост напр жени на ней.., at both inputs of the element 12, AND-NOT simultaneously, the levels of the logical unit will appear, resulting in the output of the element 12 AND-NOT resulting in a low voltage level, which opens the transistor 1, which ensures the charging of the load capacitance 14 and the further increase of the voltage her.

После включени транзистора 1 напр жение в средней точке делител 55 напр жени , образованного резисторами 8 и 9, достигает такой величины , при которой на вход инвертора 10 начинает поступать уровень логической единицы, а с выхода инвертора 10 на второй вход элемента 11 И-НЕ - уровень логического нул , в результате чего на выходе элемента 11 И-НЕ по вл етс высокий уровень напр жени , который выключает транзистор 2, При этом состо ние транзистора 1 не измен етс , он остаетс включенным и обеспечивает подключение нагрузки 14 к шине 13 источника питани на все врем , в течение которого на входной шине 16 присутствует высокий уровень напр жени .After turning on the transistor 1, the voltage at the midpoint of the voltage divider 55, formed by resistors 8 and 9, reaches a value at which the level of the logical unit begins to flow to the input of the inverter 10, and from the output of the inverter 10 to the second input of the element 11 NAND - a logic zero level, as a result of which a high voltage level appears at the output of the NAND element 11, which turns off transistor 2, and the state of transistor 1 does not change, it remains on and provides load connection 14 to source bus 13 for the entire time during which a high voltage level is present on the input bus 16.

При возникновении аварийной ситуации (например, при коротком замыкании в нагрузке 14) транзистор 1 автоматически переходит в выключенное состо ние, т.к. при этом на втором входе элемента 12 оказываетс уровень логического нул , который выключает элемент 12 И-НЕ (устанавливает на его выходе высокий уровень напр жени ), а следовательно , и транзистор 1.When an emergency situation occurs (for example, during a short circuit in the load 14), the transistor 1 automatically switches to the off state, since at the same time, at the second input of the element 12, there appears a level of logical zero, which turns off the element 12 NAND (does not set a high voltage level at its output), and hence the transistor 1.

Конденсаторы 17 и 18 позвол ют исключить броски напр жени соответственно на втором входе элемента 12 И-НЕ и транзисторе 1, вследствие компенсации индуктивности проводников , соедин ющих транзисторный ключ с нагрузкой 14 и шиной 13 источника питани .Capacitors 17 and 18 eliminate the voltage spikes, respectively, at the second input of the NAND element 12 and the transistor 1, due to the compensation of the inductance of the conductors connecting the transistor switch with the load 14 and the power supply line 13.

Надежность предлагаемого транзисторного ключа выше, чем у известных в результате исключени аварийных режимов работы, создающихс при больших емкостных тока:; нагрузки и коротком замыкании в нагрузке.The reliability of the proposed transistor switch is higher than that of the well-known emergency operation modes created at high capacitive currents :; load and short circuit in the load.

Claims

1. Transistor switch containing the first and second transistors, four

Compiled by D. Ivanov Editor K. Voloshchuk Tehred 3.Paly Proofreader I. Erdeyi

650/60

Circulation 818 Subscription

VNIIPI USSR State Committee

for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5

Branch PPP Patent, Uzhgorod, st. Project, 4

11873

a resistor, an inverter and an input bus, the first transistor EM is connected to the power supply bus and the first terminal of the first resistor, 5 the second terminal of which is connected to the base of the first transistor, whose collector is connected to the common bus through a load, the collector of the second transistor is connected to the first terminal

10 of the second resistor, and the base is connected to the first output of the third resistor and through the fourth resistor to the power supply bus, characterized in that, in order to increase reliability, three resistors are introduced into it, the first and second elements are NAND, and the second output The third resistor is connected to the output of the first NAND element, the first

The 20 input of which is connected to the input bus and the first input of the second NAND element, the output of which, via the fifth resistor is connected to the base of the first transistor, the emitter of the second

25 the transistor is connected to the power supply bus, the second input of the first element AND-NOT is connected to the output of the inverter, the input of which is connected to the first terminal of the sixth resistor

3Q and through the seventh resistor - to the common bus, the second input of the second element AND-НЁ is connected to the collector of the first transistor and the second terminals of the second and sixth resistors.

2. The key according to claim 1, distinguished35

the first and second capacitors, with the first output of the first capacitor connected to the collector of the first transistor, and the second output connected to the common bus and the first output of the second capacitor, the second output of which is connected to the emitter of the first transistor.