Изобретение относитс к области автоматики и вычислительной техники , а именно к устройствам обработки информации в системе остаточных классов, , Целью изобретени вл етс повышение быстродействи преобразовател . На чертеже представлена функциональна схема преобразовател дл случа перевода числа из системы ос таточных классов с основани ми Р. 3 Р 5, , Р 11 в позиционный дво ичный код. Преобразователь содержит модульные сумматоры 1-3, соединенные пе выми входами с информационными входами 4 - 6 по соответствующим основ ни м (Р;,3, , P,7), позиционный , сумматор 7, подключенный выхода ми к выходам 8 J шифраторы 9-11 в дополнительные коды по основани м Р 3, , РЗ 7 кратных остальных оснований, шифратор 12 в код произведени оснований и дешифратор 13,. -первый вход которого подключен к тактовому входу сумматора 7 и такто вому входу 14 преобразовател , а др гие входы соединены с выходами сумматоров 1-3, вторые входы которых подключены к выходам соответствующи шифраторов 9-11, входы которых соед нены с соответствующими выходами , дешифратора 13 и соответствукицими входами шифратора 12, выходы которо подключены по входам разр дов сумматора 7, последний выход дешифрато ра 13 вл етс выходом 15 признака окончани работы преобразовател , и формационные входы 16 по основанию соединены с входами соответствующих разр дов сумматора 7, уста новочный вход которого подключен к входу 17 признака начала работы пре образовател . Сумматор 1 содержит одноразр дны двоичные сумматоры 18 и 19, элементы ИЛИ 20 и 21 и элемент И-ИЛИ 22. Сумматор 2 содержит одноразр дные двоичные сумматоры 23 - 25, элементы ИЛИ 26-28 и элемент И-ИЛИ 29. Сумматор 3 содержит одноразр дные двоичные сумматоры 30-32, элементы ИЛИ 33-35 и элемент И-ШШ 36. Шифратор 9 содержит элементы ИЛИ 37 и 38, шифратор 10 - элементы ИЛИ 39 322 и 40, шифратор 11 - элементы ИЛИ 41 и 42. . Устройство работает следующим образом . В исходном состо нии сумматоры 3 и 1 сброшены. Переводимьш код в системе остаточных классов подаетс на входы 4, 5, 6 и 16 и записываетс в сумматоры 1, 2, 3 и 7 при этом подаетс управл ющий сигнал на вход 17). - . Далее на вход 14 преобразовател подаютс импульсы, которые по вл ютс на соответствующем выходе дешифратора 13 и поступают на входы лишь тех шифраторов 9-11, которые св заны с входами необнуливщихс модульных сумматоров 1-3. При этом с каждым тактом к содержимому этих сумматоров прибавл етс дополнительный кодпо основанию соответствующего сумматора дл числа, равного произведению модулей всех обнуливтихс сумматоров 1-3 с учетом старшего основани системы остаточных классов . Одновременно к содержимому позиционного сумматора 7 в каждом такте прибавл етс число, равное произведению модулей всех обнулившихс сумматоров. Работа происходит таким образом до обнулени какого-либо очередного модульного сумматора 1-3 (или группы таких сумматоров, после чего по вившийс сигнал с выхода этого сумматора вызывает переключение дешифратора 13 и в дальнейшем тактовые импульсы на обнулившийс сумматор, как и на обнулившиес ранеегне поступают . Одновременно с этим коррек тируютс код числа, записываемого в позиционный сумматор 7 (добавл ютс сомножители, равные основани м обну- лившихс сумматоров), и коды по соответствующим основани м, добгшл емые к необнулившимс сумматорам 1-3. Процесс таким образом повтор етс до полного обнулени всех сумматоров 1-3, после чего происходит последнее переключение дешифратора 13 и тактовые импульсы по вл ютс на выходе 15, что вл етс признаком окончани преобразовани , при этом в позиционном сумматоре 7 записан двоичный код преобразуемого числа.The invention relates to the field of automation and computer technology, namely to information processing devices in the system of residual classes,. The aim of the invention is to increase the speed of the converter. The drawing shows a functional diagram of a converter for converting a number from a residual class system with bases P. 3 P 5, ..., P 11 into a positional binary code. The converter contains modular adders 1-3, connected by new inputs with information inputs 4-6 on respective bases (Р;, 3,, P, 7), positional, adder 7 connected by outputs to outputs 8 J encoders 9- 11 into additional codes for the bases P 3,, РЗ 7 multiple remaining bases, the encoder 12 into the code of the products of the bases and the decoder 13 ,. - the first input of which is connected to the clock input of the adder 7 and the clock input 14 of the converter, and other inputs are connected to the outputs of the adders 1-3, the second inputs of which are connected to the outputs of the corresponding encoders 9-11, the inputs of which are connected to the corresponding outputs of the decoder 13 and the corresponding inputs of the encoder 12, the outputs of which are connected to the inputs of the bits of the adder 7, the last output of the decoder 13 is the output 15 of the sign of the end of the converter's operation, and the formation inputs 16 on the base are connected to the inputs of etstvuyuschih bits adder 7, mouth novochny input of which is connected to the input 17 of feature starts working pre-forming. The adder 1 contains one-bit binary adders 18 and 19, the elements OR 20 and 21 and the element AND-OR 22. The adder 2 contains one-bit binary adders 23-25, the elements OR 26-28 and the element AND-OR 29. The adder 3 contains one bit Single binary adders 30-32, elements OR 33-35 and element I-ШШ 36. Encoder 9 contains elements OR 37 and 38, encoder 10 - elements OR 39 322 and 40, encoder 11 - elements OR 41 and 42.. The device works as follows. In the initial state, the adders 3 and 1 are reset. The translation code in the system of residual classes is fed to inputs 4, 5, 6 and 16 and is written to the adders 1, 2, 3 and 7 with the control signal to the input 17). -. Next, pulses are input to the converter input 14, which appear at the corresponding output of the decoder 13 and are fed to the inputs of only those encoders 9-11 that are associated with the inputs of non-bootable modular adders 1-3. At the same time, with each clock cycle, an additional code is added to the contents of these adders on the basis of the corresponding adder for a number equal to the product of the modules of all zeroes of adders 1-3, taking into account the senior base of the system of residual classes. At the same time, the number of the modules of all zeroed adders is added to the content of the positional adder 7 in each clock cycle, which is equal to the product of the moduli of all zeroed adders. The operation proceeds in this way until any next modular adder 1-3 is reset (or a group of such adders, after which the generated signal from the output of this adder triggers the decoder 13 and further clock pulses to the zeroed adder, as well as on the resetted receiver. At the same time, the code of the number written in the position adder 7 (the factors equal to the bases of the zeroed adders are added) and the codes on the corresponding bases to the non-zeroed ones are corrected. accumulators 1-3. The process is thus repeated until all adders 1-3 are completely zeroed out, after which the last switching of the decoder 13 occurs and the clock pulses appear on output 15, which is a sign of the end of the conversion, while in the positional adder 7 binary code of the number to be converted.