Изобретение относитс к импульсной технике и может быть использовано в различных устройствах преобразовани , обработки и передачи информации . Целью изобретени вл етс повышение надежности. На фиг. 1 представлена структурна блок-схема устройства; на фиг. 2 и 3 - временныедиаграммы, по сн ющие работу устройства. J, Устройство содерлшт инвертор 1, два элемента И-НЕ 2, 3, два J3 -триггера 4, 5, причем шина 6 тактовых импульсов соединена с выходом инвертора 1, с первым входом первого элемента И-НЕ 2 и с синхронизирующим входом первого D -триггера 4, установочный вход которого соединен с выходом второго элемента И-НЕ 3, пер вьй вход которого подключен к выходу инвертора 1, третий J -триггер 7, элемент И 8 и элемент 1ШИ 9, при этом шина 10 управлени соединена с синхронизирующим входом третьего Б триггера 7, пр мой выход которого соединен с информационными входами первого и второго D -триггеров 4, 5 синхронизирующий вход второго D -три гера 5 соединен с выходом инвертора 1, пр мой выход второго D -триггера 5 соединен с первым входом элемента ИЛИ 9 и с вторым входом первого элемента И-ИЕ 2, выход которого соединен с установочным входом второго Ь-триггера 5, инверсньй выход которого соединен с первым входом элемен та И 8, второй вход которого соединён с инверсным выходом первого триггера 4, пр мой выход которого соединен с вторым входом второго эле мента И-НЕ 3 и с вторым входом элемента ИПИ 9, выход которого соединен с выходной шиной 11, выход элемента И 8 соединен с установочным входом третьего Б -триггера 7. Устройство работает следующим образом . Устройство вьщел ет одиночный импульс синхронно с импульсом или пау ЗОЙ тактовой частоты в зависимости от момента поступлени импульсов на вход тактовой частоты и управл ющий вход..До момента поступлени управл ющ го сигнала (фиг. 2а) импульсы с шин 6 тактовых импульсов (фиг. 26) и с инвертора 1 (фиг. 2в), поступающие на синхронизирукицие входы 3J -триггеров 4, 5, устанавливают триггера в нулевое состо ние (фиг. 2д). Если момент поступлени входного управл ющего сигнала (фиг. 2а) не совпадает со временем действи импульса тактовой частоты (фиг. 2б), то передний фронт управл ющего сигнала устанавливает JJ -триггер 7 в единичное состо ние (фиг. 2г). С пр мого выхода D-триггера 7. сигнал с уровнем логической 1 поступает на информационные входы 2) -триггеров 4, 5, Передний фронт импульса тактовой частоты (фиг. 26) устанавливает на пр мом и инверсном выходах D -триггера 4 уровни логической 1 и логического О (фиг. 2д, е). Передний фронт сигнала с инверсного выхода D -триггера 4 через элемент И 8 поступает на нулевой вход D-триггера 7 и устанавливает его в Нулевое состо ние. Сигнал с пр мого вькода D-триггера 4 поступает на второй вход элемента И-НЕ 2, на первый вход которого с выхода инвертора 1 поступает импульс тактовой частоты. При. совпадении этих сигналов на выходе элемента И-НЕ 2 формируетс отрицательный импульс (фиг. 2ж), который поступает на установочный вход D-триггера 4 и устанавливает его в нулевое состо ние. Положительный импульс с пр мого выхода 23 -триггера 4 через элемент 11ЛЙ 9 поступает на выходную шину 11 (фиг. 2л). Каждый последующий импульс тактовой частоты не может изменить состо ние D -триггеров 4, 5, элементов И-НЕ 2, 3, так как до момента прихода следующего управл ющего сигнала Б-триггер 7 будет находитьс в нулевом состо нии. В случае поступлени входного управл ющего сигнала (фиг. За) во врем действи тактового импульса (фиг. 36) передний фронт управл ющего сигнала устанавливает 2-триггер единичное состо ние (фиг. Зг). Передний фронт импульса тактовой частоты с выхода инвертора 1 (фиг. Зв) устанавливает на пр мом и инверсном выходах 2-триггера 5 уровни логической 1 и логического О (фиг. Зз, и). Передний фронт сигнала с инверсного вькода D -триг гера 5 через элемент И 8 поступает на yctaHoBO4Hbift вход D -триггера 7 и устанавливает его в нулевое состо ние . Сигнал с пр мого выхода D-триггера 5 поступает на второй вход элемента И-НБ 3, на первый вхо которого с входа инвертора 1 поступает импульс тактовой частоты. При совпадении этих сигналов на выходе элемента И-НЕ 3 формируетс отрицательный импульс (фиг. Зк), который йоступает на установочный вход I триггера 5 и устанавливает его в 514 нулевое состо ние. Положительный импульс с пр мого выхода В -триггера 5 через элемент ИЛИ 9 поступает на выходную шину 11 (фиг. 3л). Каждьй последующий импульс тактовой частоты не может изменить состо ние D -триггеров 4, 5, элементов И-НЕ 2, 3, так как до момента прихода следующего управл ющего сигнала D-триггер 7 будет нахйднтьс в ну левом состо нии.The invention relates to a pulse technique and can be used in various devices for converting, processing and transmitting information. The aim of the invention is to increase reliability. FIG. 1 is a structural block diagram of the device; in fig. 2 and 3 are temporary diagrams that describe the operation of the device. J, The device contains an inverter 1, two elements AND-NOT 2, 3, two J3 triggers 4, 5, with the bus 6 clock pulses connected to the output of the inverter 1, with the first input of the first element AND-HE 2 and with the clock input of the first D -trigger 4, the setup input of which is connected to the output of the second element AND-NOT 3, the first input of which is connected to the output of the inverter 1, the third J -trigger 7, the element 8 and the element 1, 9, and the control bus 10 is connected to the sync input the third B trigger 7, the direct output of which is connected to the information inputs of the first o and second D triggers 4, 5; the synchronization input of the second D three meters 5 is connected to the output of inverter 1; the direct output of the second D trigger 5 is connected to the first input of the element OR 9 and to the second input of the first element II – II 2; which is connected to the installation input of the second L-flip-flop 5, the inverse output of which is connected to the first input of the element AND 8, the second input of which is connected to the inverse output of the first trigger 4, the direct output of which is connected to the second input of the second element AND-HE 3 and with the second input of the element IPI 9, the output of which is connected output bus 11, the output element And 8 is connected to the installation input of the third B-trigger 7. The device operates as follows. The device delivers a single pulse synchronously with a pulse or a clock frequency pulse depending on the moment of arrival of the pulses at the clock frequency input and the control input. Until the control signal arrives (Fig. 2a), the pulses from the buses 6 clock pulses (Fig. 26) and from the inverter 1 (Fig. 2c), the inputs of the 3J triggers 4, 5 arriving at synchronization set the trigger to the zero state (Fig. 2e). If the arrival time of the input control signal (Fig. 2a) does not coincide with the time of the pulse frequency operation (Fig. 2b), then the leading edge of the control signal sets the JJ trigger 7 to one state (Fig. 2d). From the direct output of the D-flip-flop 7. A signal with a logic level 1 is fed to the information inputs 2) -triggers 4, 5, the leading edge of the clock frequency pulse (Fig. 26) sets the forward and inverse outputs of the D-trigger 4 logic 1 levels and logical O (Fig. 2d, e). The leading edge of the signal from the inverse output of the D-trigger 4 through the element 8 comes to the zero input of the D-trigger 7 and sets it to the Zero state. The signal from the direct input of the D-flip-flop 4 is fed to the second input of the element AND-NOT 2, the first input of which from the output of the inverter 1 receives a clock frequency pulse. At. the coincidence of these signals at the output of the NAND 2 element forms a negative pulse (Fig. 2g), which is fed to the setup input of the D-flip-flop 4 and sets it to the zero state. A positive impulse from the direct output 23 of the trigger 4 through the element 11ЛЙ 9 goes to the output bus 11 (Fig. 2л). Each subsequent clock pulse cannot change the state of the D-triggers 4, 5, AND-HE elements 2, 3, since B-trigger 7 will be in the zero state until the next control signal arrives. In the case of input of the control signal (Fig. 3A) during the action of a clock pulse (Fig. 36), the leading edge of the control signal sets a 2-trigger unit state (Fig. Cg). The front edge of the clock frequency output from the inverter 1 (Fig. Sv) sets on the direct and inverse outputs 2-flip-flop 5 the levels of logic 1 and logic O (fig. W, i). The leading edge of the signal from the inverse code of the D-Trigger 5 through the element And 8 enters the yctaHoBO4Hbift input of the D-Trigger 7 and sets it to the zero state. The signal from the direct output of the D-flip-flop 5 is fed to the second input of the I-NB 3 element, the first input of which from the input of the inverter 1 receives a clock frequency pulse. If these signals coincide at the output of the NAND 3 element, a negative pulse is formed (Fig. 3k), which goes to the setup input I of the trigger 5 and sets it to 514 zero state. A positive impulse from the direct output of the B-trigger 5 through the element OR 9 enters the output bus 11 (Fig. 3l). Each subsequent clock pulse cannot change the state of D-triggers 4, 5, AND-HE elements 2, 3, because until the next control signal arrives, D-flip-flop 7 will be in the zero state.