SU1142891A1 - Three-channel reversible level distributor - Google Patents

Three-channel reversible level distributor Download PDF

Info

Publication number
SU1142891A1
SU1142891A1 SU833664707A SU3664707A SU1142891A1 SU 1142891 A1 SU1142891 A1 SU 1142891A1 SU 833664707 A SU833664707 A SU 833664707A SU 3664707 A SU3664707 A SU 3664707A SU 1142891 A1 SU1142891 A1 SU 1142891A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
outputs
output
trigger
triggers
Prior art date
Application number
SU833664707A
Other languages
Russian (ru)
Inventor
Ваган Шаваршович Арутюнян
Ашот Завенович Мурадян
Самвел Усикович Бадалян
Original Assignee
Предприятие П/Я А-1376
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1376 filed Critical Предприятие П/Я А-1376
Priority to SU833664707A priority Critical patent/SU1142891A1/en
Application granted granted Critical
Publication of SU1142891A1 publication Critical patent/SU1142891A1/en

Links

Abstract

ТРЕХКАНАЛЬНЫЙ РЕВЕРСИВНЫЙ РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержагщй первый, второй и третий элементы И-ИЛИ-НЕ,первый и вто15ой входы которых соединены с первой и второй шинами управлени  соответственно, первый, второй и третий D -триггеры , С -входы которых соединены с шиной тактовых импульсов, J) ВХОД первого D -триггера соединен с выходом первого элемента И-ИПИ-НЕ, трет й и четвертый входы которого соединены с инверсными выходами второго и третьего Р-триггеров, о т Сличающийс  тем, что, с : целью расширени  функциональных воз- можностей и повышени  достоверности функционировани , в него введены три элемента ИСКПЮЧАШЕЕ ИЛИ, элемент задержки и т -триггер, С -вход которого соединен через элемент задержки с шиной тактовых импульсов, 5- и R-входы  вл ютс  первой и второй шинами режима, а выход соединен; с первыми входами первого, второго и третьего элементов ИСКПЮЧА ОДЕЕ ИЛИ, выходы которых  вл ютс  выходами соответственно первого, второго и третьего каналов, четвертый элемент И И1Ш-НЕ, первый и второй входы которого соединены соответственно с первой и второй шинами управлени , а выход соединен с R-входом первого D -триггера, выход которого соеi динен с третьим и четвертым входами сг соответственно второго и третьего элементов И-ИЛИ-НЕ, выход второго с D-триггера соединен с третьим и четвертым входами соответственно третьего и четвертого элементов И-ШШ-НЕ, выход третьего 3)-триггера соединен с четвертым и третьим входами соответственно второго и 4 to четвертого элементов И-ИЛИ-НЕ, выходы второго и третьего элементов ос ее И-ИЛИ-НЕ соединены с R -входами соответственно второго и третьего D триггеров , инверсные выходы которых соединены с D -входами этих же В триггеров , причем выходы первого, второго, третьего D -триггеров соединены с вторыми входами первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно.THREE-CHANNEL REVERSIBLE LEVEL DISTRIBUTOR, containing the first, second and third AND-OR-NOT elements, the first and second inputs of which are connected to the first and second control buses, respectively, the first, second and third D -triggers, whose inputs are connected to the clock pulse bus , J) The input of the first D-trigger is connected to the output of the first I-IPI-NE element, the third and fourth inputs of which are connected to the inverse outputs of the second and third P-flip-flops, which is similar to the fact that opportunities and promotion Because of the reliability of the operation, three EXCEPTOR OR elements are introduced into it, a delay element and a t-trigger, the C-input of which is connected to the clock pulse bus through the delay element, the 5 and R inputs are the first and second buses of the mode, and the output is connected; with the first inputs of the first, second, and third elements of the DRYLINE CLOTHES OR, the outputs of which are the outputs of the first, second and third channels, respectively, the fourth element of AND I1SHE, the first and second inputs of which are connected respectively to the first and second control buses, and the output is connected with the R input of the first D-trigger, the output of which is connected to the third and fourth inputs of the second and third elements, AND-OR-NOT, respectively, the output of the second with the D-flip-flop is connected to the third and fourth inputs of the third and fourth, respectively In addition, the I-SHSh-NOT elements, the output of the third 3) -trigger is connected to the fourth and third inputs of the second and 4 to the fourth elements of the AND-OR-NO, respectively; the outputs of the second and third elements of its I-OR-NO are connected to the R-inputs the second and third D triggers respectively, the inverse outputs of which are connected to the D inputs of the same B triggers, and the outputs of the first, second, third D triggers are connected to the second inputs of the first, second, and third elements EXCLUSIVE OR, respectively.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в качестве многопрограммного распределител  уровней и генератора кодовых комбинаций . Известен трехканальный реверсивный распределитель уровней, содержа щий в каждом канале триггер и элемент И-ШШ-НЕ, первые входы которог подключены к шинам управлени  режима , вторые входы - к единичным.вько дам триггеров всех каналов, а пр мой и инверсный выходы - к соответствую щим информационным выходам триггера этого же канала СО. Недостатками этого распределител  вл ютс  узкие функциональные возмож ности, обусловленные обеспечением только двух режимов, переключени  выходных каналов (трехтактный симме ричный с кодами 100, 010, 001 и шес титактньй .несимметричный с кодами 100, 110, 010, 011, 001, 101), а также низка  надежность функционировани , обусловленна  опасностью возникновени  на выходах его триггеров нерабочих кодовых комбинаций (под вли нием случайных помех и наводок) нарзшающих нормальные режимы функцио нировани  распределител . Наиболее близким к предлагаемому по технической сущности  вл етс  трехканальный реверсивный распределитель уровней, содержащий первый, второй и третий злем.енты И-РШ1-НЕ, первый и второй входы которых соединены с первой и второй шинами управлени  соответственно, первый, второй и третий D -триггеры, С-входы которых соединены с шиной тактовых импульсов, D-вход первого D-триггера соединен с выходом первого элемента И-ИПИ-НЕ, третий и четвертый входы которого соединены с инверсными выходами второго и третьего 1)-триггеров Г2. Недостатками данного распределител   вл ютс  узкие функциональные возможности, обусловленные обеспечением только двух трехтактных симметричных режимов переключени  выходных каналое соответственно с кодами 100, 010, 001 и 110, 01Ь 101, ja также низка  надежность функционировани , обусловленна  опасностью возникновени  на его выходах нерабочих кодовых комбинаций 000 и 1t1 :(при включении источника или под вли нием случайных помех и наводок), нарушающих нормальную работу распределител  . Цель изобретени  - расширение функциональных возможностей распределител  путем обеспечени  всех трех возможных режимов коммутации выходных каналов и повышение достоверности функционировани  путем автоматического обнаружени  и исправлени  ложных (нерабочих) состо ний триггеров в процессе коммутации выходных каналов. Лл  достижени  поставленной цели в трехканальный реверсивный распределитель уровней, содержащий первый, второй и третий элементы И-ИЛИ-НЕ, первый и второй входы которых соединены с первой и второй шинами управлени  соответственно, первый, второй и третий D -триггеры, С -входы которых соединены с шиной тактовых импульсов, В -вход первого D-триггера соединен d выходом первого элемента И-ШШ-НЕ, третий и четвертый входы которого соединены с инверсными выходами второго и третьего Т) триггеров , введены три элемента ИС- КЛЮЧАНХЦЕЕ ИЛИ, элемент задержки и Т-триггер, С-вход которого соединен fiepe3 элемент задержки с шиной тактовых импульсов, 5 и И -входы  вл ютс  первой и второй шинами режима , а выход соединен с первыми входами первого, второго и третьего элементов ИСКЛЮЧАКХЩЕ ИЛИ, выходы которых  вл ютс  выходами соответственно первого, второго и третьего каналов, четвертьй элемент И-Ш1И-НЕ, первый и второй входы которого соединены соответственно с первой и второй шинами управлени , а выход соединен с R -входом первого D -триггера , выход которого соединен с третьим и четвертым входами соответственно второго и третьего элементов И-ИЛИ-НЕ, выход второго D -триггера соединен с третьим и четвертым входами соответственно третьего и четвертого элементов И-ИЛИ-НЕ, выход третьего 3) -триггера соединен с четвертым и третьим входами соответственно второго и четвертого элементов И-ИЛИ-НЕ, выходы второго и третьего элементов И-ИЛИ-НЕ соединены с R -входами соответственно второго и третьего D -триггеров, инверсные выходы которых соединены с D -входами этих же D -триггеров.The invention relates to automation and computing and can be used as a multi-program level distributor and generator of code combinations. A three-channel reversible level distributor is known, which contains a trigger and an I-SHSh-NE element in each channel, the first inputs of which are connected to the mode control buses, the second inputs to the unit ones, and the direct and inverse outputs to the corresponding channels informational information of the trigger of the same channel CO. The disadvantages of this distributor are narrow functionalities, due to the provision of only two modes, switching the output channels (three-stroke symmetrical with codes 100, 010, 001 and six times asymmetrical with codes 100, 110, 010, 011, 001, 101), as well as low reliability of operation, due to the risk of non-working code combinations (under the influence of random noise and interference) arising from the normal operation modes of the distributor at the outputs of its triggers. The closest to the proposed technical entity is a three-channel reversible level distributor, containing the first, second and third I-RSh1-HE cores, the first and second inputs of which are connected to the first and second control buses, respectively, the first, second and third D - flip-flops, C-inputs of which are connected to the clock pulse bus; D-input of the first D-flip-flop is connected to the output of the first I-PI-NE element, the third and fourth inputs of which are connected to the inverse outputs of the second and third 1) -trigger G2. The disadvantages of this distributor are the narrow functionality due to the provision of only two three-stroke symmetric switching modes of the output channel, respectively, with codes 100, 010, 001 and 110, 01 and 101, ja also low reliability of operation, due to the risk of non-working code combinations 000 and 1t1: (when the source is turned on or under the influence of random noise and interference), disrupting the normal operation of the distributor. The purpose of the invention is to expand the functionality of the distributor by providing all three possible switching modes of the output channels and improving the reliability of operation by automatically detecting and correcting false (non-working) trigger conditions during the switching of the output channels. To achieve this goal, a three-channel reversing level distributor, containing the first, second and third AND-OR-NOT elements, the first and second inputs of which are connected to the first and second control buses, respectively, the first, second and third D triggers, whose C-inputs connected to the bus clock pulses, B-input of the first D-flip-flop is connected d by the output of the first I-SH-NES element, the third and fourth inputs of which are connected to the inverse outputs of the second and third T) of the triggers, or the three IS-KEY holders and T-flip-flop, the C input of which is connected to fiepe3 delay element with the clock pulse bus, 5 and AND inputs are the first and second mode buses, and the output is connected to the first inputs of the first, second and third elements EXCLUSIVE OR the outputs of the first, second and third channels, respectively, the fourth I-III and NOT element, the first and second inputs of which are connected respectively to the first and second control buses, and the output is connected to the R input of the first D trigger, the output of which is connected to the third and fourth entrances respectively the second and third elements AND-OR-NOT, the output of the second D-trigger is connected to the third and fourth inputs of the third and fourth elements AND-OR-NOT, respectively, the output of the third 3) -trigger is connected to the fourth and third inputs of the second and fourth elements respectively AND-OR-NOT, the outputs of the second and third elements AND-OR-NOT are connected to the R-inputs of the second and third D-triggers, respectively, the inverse outputs of which are connected to the D-inputs of the same D-triggers.

.;11ринем выходы первого, второго, грётьёго D -триггеров соединены с вторыми входами первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно.At the same time, the outputs of the first, second, and third D triggers are connected to the second inputs of the first, second, and third elements EXCLUSIVE OR, respectively.

На фиг. 1 представлена функциональна  схема предлагаемого распределител  уровней; на фиг. 2 - таблица кодов управлени  и режима; на фиг. 3 - временные диаграммы переключени  выходных каналов.FIG. 1 is a functional diagram of the proposed level distributor; in fig. 2 - table of control codes and mode; in fig. 3 shows timing charts for switching output channels.

Распределитель уровней содержит первый 1, второй 2, третий 3 Г-триггеры , Т -триггер 4, элемент 5 задержки , первый 6, второй 7, третий S элементы ИСКЛЮЧАЮП1ЕЕ ИЛИ, первый 9, второй 10, третий 11 и четвертый 12 элементы И-ИЛИ-НЕ, первую 13 и вторую 14 шины управлени , шину 15 тактовых импульсов, первую 16 и вторую 17 шины режима.The level distributor contains the first 1, second 2, third 3 G-triggers, T-trigger 4, delay element 5, first 6, second 7, third S elements EXCLUDE OR 1, first 9, second 10, third 11 and fourth 12 elements AND- OR NOT, the first 13 and second 14 control buses, the 15-clock bus, the first 16 and second 17 mode buses.

Первый и второй входы первого 9, второго 10 и третьего 11 элементов И-ИЛИ-НЕ соединены с первой 13 и второй 14 шинами управлени  соответственно , С -входы первого 1, второго 2 и третьего 3 D -триггеров соединены с шиной 15 тактовых импульсов.The first and second inputs of the first 9, second 10 and third 11 elements AND-OR-NOT are connected to the first 13 and second 14 control buses, respectively, the C inputs of the first 1, second 2 and third 3 D triggers are connected to the bus 15 clock pulses.

D -вход первого 1 D -триггера соединен с выходом первого элемента 9 И-ИЛИ-НЕ, третий и четвертый входы которого соединены с инверсными выходами второго 2 и третьего 3 D -триггеров .D-input of the first 1 D-trigger connected to the output of the first element 9 AND-OR-NOT, the third and fourth inputs of which are connected to the inverse outputs of the second 2 and third 3 D-triggers.

С-вход Т-триггера 4 соединен через элемент 5 задержки с шиной 15 тактовых импульсов, 5 - и R -входы  вл ютс  первой 16 и второй 17 шинами режима, а выход соединен с первыми входами первого 6, второгЬ 7 и третьего 8 элементов ИСКЛЮЧАЮВЩЕ ИЛИ, выходы которых  вл ютс  выходами соответственно первого, второго и третьего каналовThe C input of the T flip-flop 4 is connected via delay element 5 to the bus 15 clock pulses, 5- and R-inputs are the first 16 and second 17 mode buses, and the output is connected to the first inputs of the first 6, second 7 and third 8 elements EXCLUSIVELY OR, the outputs of which are the outputs of the first, second and third channels, respectively.

Первый и второй входы четвертого элемента 12 И-ИЛИ-НЕ соединены соответственно с первой 13 и второй 14 шинами управлени , а выход соединен с R -входом первого 1 В-триггера, выход которого соединен с третьим и четвертым входами соответственно второго 10 и третьего 11 элементов И-ИЛИ-НЕ.The first and second inputs of the fourth element 12 AND-OR-NOT are connected respectively to the first 13 and second 14 control buses, and the output is connected to the R-input of the first 1 B-flip-flop, the output of which is connected to the third and fourth inputs of the second 10 and third 11, respectively. elements AND-OR-NOT.

Выход второго D -триггера соединен с третьим и четвертым входаьш соответственно третьего 11 и четвертого 12 элементов И-ИЛИ-НЕ.The output of the second D-trigger is connected to the third and fourth inputs, respectively, of the third 11 and fourth 12 elements AND-OR-NOT.

Выход третьего D -триггера 3 соединен с четвертым и третьим входамиThe output of the third D-trigger 3 is connected to the fourth and third inputs

соответственно второго 10 и четвертого 12 элементов И-ИЛИ- НЕ.respectively the second 10 and fourth 12 elements AND-OR-.

Выходы второго 10 и третьего 11 элементов И-ИЛИ-НЕ соединены с R входами соответственно второго 2 и третьего 3 D -триггеров, инверсные выходы которьк соединены с D -входами этих же D -триггеров, причем выходы первого 1, второго 2 и третьего 3 Ъ -триггеров соединены с вторыми входами первого 6, второго 7 и третьего 8 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно.The outputs of the second 10 and third 11 elements AND-OR-NOT are connected to the R inputs of the second 2 and third 3 D triggers respectively, the inverse outputs of which are connected to the D inputs of the same D triggers, with the outputs of the first 1, second 2 and third 3 The b-triggers are connected to the second inputs of the first 6, second 7, and third 8 elements EXCLUSIVE OR, respectively.

Трехканальный реверсивный распределитель уровней работает следующим образом.Three-channel reversible level distributor works as follows.

Перед созданием каждого из трех возможных режимов переключени  выходных каналов к первым и вторым шинам управлени  13 и 14 и режима 16 и 17 прикладываетс  код в соответствии с таблицей на фиг. 2.Before creating each of the three possible switching modes of the output channels, a code is applied to the first and second control buses 13 and 14 and mode 16 and 17 in accordance with the table in FIG. 2

Если в любом из возможных режимов переключени  после включени  питани  первый 1, второй 2 и третий 3 D -триггеры устанавливаютс  в одно из логических состо ний 100, 010 или 001, то на выходах Вых. 1, Вых. 2 и Вых. 3 распределител  обеспечиваетс  нормальна  циклограмма переключени  данного режима в соответствии с таблицей на фиг. 2 и временными диаграммами на фиг. 3.If in any of the possible switching modes, after power is turned on, the first 1, second 2, and third 3 D triggers are set to one of the logical states 100, 010, or 001, then the outputs are Out. 1, Ex. 2 and Out. 3, the dispenser is provided with a normal cyclogram of switching of this mode in accordance with the table in FIG. 2 and timing diagrams in FIG. 3

Например, задан пр мой пор док переключени  выходных каналов распределител  в режиме с п 1 (с одной логической единицей в выходных кодовых наборах переключени  100, 010, 001) и на единичных выходах первого 1, второго 2 и третьего 3 D-триггеров, а также на выходах Вых. 1 - Вых. 3 распределител  благодар  нулевому исходному состо нию Т-триггера 4 установлена одна из рабочих кодовых комбинаций данного режима 100. При этом на R -входах первого 1 и второго 2 D -триггеров и на D -входах второго 2 и третьего 3 D -триггеров устанавливаютс  единичные логические уровни, а на D -входе первого 1 D -триггера и R -входе третьего 3 D -триггера . устанавливаютс  нулевые логические уровни. Это создает потенциальную возможность дл  переключени  первогб For example, the direct switching order of the output channels of the distributor in the mode with n 1 (with one logical unit in the output switch code sets 100, 010, 001) and on the single outputs of the first 1, second 2 and third 3 D-flip-flops, as well as at the outputs of the Out. 1 - Ex. 3 distributors, due to the zero initial state of the T-flip-flop 4, one of the working code combinations of this mode 100 is set. At the same time, on the R-inputs of the first 1 and second 2 D-triggers and on the D-inputs of the second 2 and third 3 D-triggers, single logical levels, and at the D input of the first 1 D trigger and the R input of the third 3 D trigger. zero logic levels are set. This creates the potential for primary switching.

5 1 и второго 2 D -триггеров в противоположные логические состо ни  при поступлении первого тактирующего импульса на шину 15 тактовых импульсов и жесткие услови  дл  поддержани  в первом такте третьего 3D- ; триггера в нулевом логическом состо нии . Благодар  этому при поступлении первого тактирувщего импульса 5 первьй 1 и второй 2 Б -триггеры мен ют на обратные свои исходные логические состо ни  и на выходах Вых. 1 - Вых. 3 распределител  устанавливаетс  втора  кодова  ком- 10 бинаци  данного режима 010. .5 1 and second 2 D triggers in opposite logical states when the first clock pulse arrives on the bus 15 clock pulses and stringent conditions to maintain the third 3D in the first clock; trigger in zero logical state. Due to this, when the first clock pulse 5 arrives, the first 1 and second 2 B triggers reverse their initial logic states and at the outputs of the Output to reverse. 1 - Ex. 3 distributors set the second code combination of this mode 010..

После этого на К -входах второго 2 и .третьего 3D--триггеров и на iD-входе третьего 3 D -триггера устанавливаютс  единичные потенциалы, а is на R-входе первого 3) -триггера 1 и на 15 -входах первого 1 и второго 2 Ь-триггеров устанавливаютс  нулевые потенциалы. Это создает потенциальную возможность дл .переключени  во 20 втором такте второго 2 и третьего 3 D-триггеров и услови  дл  поддержани  первого D -триггера 1 в нулевом состо нии. В результате этого при поступлении второго тактирукидего им- 25 пульса второй 2 и третий 3 D -триггеры мен ют свои логические состо ни  на обратные и на выходах Вых. 1 . 3 устройства устанавливаетс  кодова  комбинаци  001.After that, the K-inputs of the second 2 and the third 3D-flip-flops and the i-input of the third 3 D-trigger are set to single potentials, and it is at the R-input of the first 3) trigger 1 and on the 15th inputs of the first 1 and second 2 L-triggers are set to zero potentials. This creates the potential for switching in 20 the second cycle of the second 2 and third 3 D-flip-flops and the conditions for maintaining the first D-trigger 1 in the zero state. As a result, when the second clock reaches its second pulse, the second 2 and third 3 D triggers change their logical states to the reverse and to the outputs of the Output. one . 3, the code combination 001 is established.

Аналогично описанным двум тактам работы распределител  в рассматриваемом режиме с п 1 в третьем такте на выходах Вых. 1 - Вых. 3 устанавливаетс  исходна  кодова  комби- 35 наци  100. Таким образом, в такте поступлени  импульсов на шину 15 тактовых импульсов на выходах Вых. . 3 распределител формируетс  пр мой пор док чередовани  кодов ре- 40 жима с п 1 (100-010-001...).Similar to the described two cycles of operation of the distributor in the mode in question with p 1 in the third cycle at the outputs of the Out. 1 - Ex. 3, the initial code combination of the 35 Nation 100 is established. Thus, in the cycle of receipt of pulses on the bus, 15 clock pulses at the outputs of the Out. . 3 distributors form a direct order of alternating codes of the regime with clause 1 (100-010-001 ...).

Обратный пор док чередовани  кодовых комбинаций выходных каналов переключени  в рассмотренном режиме устройства формируетс  аналогично 45 описанному пр мому пор дку,с той лишь разницей, что при обратном пор дке управление режимом осуществл етс  при инверсных значени х логических уровней потенциалов на первой 13 и SO второй 14 шинах; управлени , а первый 1, второй 2 и третий 3 D -триггеры переключаютс  в обратном пор дке (100-001-010,..., втора  строка табицы ) .55The reverse order of alternation of code combinations of the output switching channels in the considered device mode is formed in the same way as 45 described forward order, with the only difference that in the reverse order the mode is controlled with inverse values of logical potential levels at the first 13 and SO second 14 tires; control, and the first 1, second 2 and third 3 D triggers switch in reverse order (100-001-010, ..., second line of the table) .55

/Тл  создани  второго режима работы устройства с ,h 2 Т-тригГер 4 с помощью первой 16 и второй 17 шин/ T create the second mode of the device with, h 2 T-trigger 4 using the first 16 and second 17 tires

режима устанавливаетс  в посто нное единичное исходное состо ние (треть  и четверта  строки таблицы). В этом режиме Г -триггеры 1-3 в такт поступлени  тактирующих импульсов переключаютс  по той же очередности, что и при рассмотренном режиме с п 1, и вследствие этого на своих единичных выходах вьфабатываютс  коды . 100 010-001....- при пр мом пор дке и коды 100-001-010... - при обратном.the mode is set to a constant single initial state (third and fourth rows of the table). In this mode, the G-triggers 1–3 switch to the clock pulse in the same order as in the considered mode from step 1, and as a result, codes are accumulated at their single outputs. 100 010-001 ....- in direct order and codes 100-001-010 ... - in the reverse.

||

Однако благодар  единичному ис- ходному состо нию Т-триггера 4 эти коды инвертируютс  элементакш 6-8 ИСКЛЮЧАЩЕЕ ИЛИ и в результате на выходах Вых. 1 - Вых. 3 устройства формируютс  требуемые дл  второго режима (с п 2) коды переключени  110-011-101 ... - при пр мом пор дке и 110-101-011 ... - при обратном пор дке (треть  и четверта  строка таблицы).However, due to the single initial state of the T-flip-flop 4, these codes are inverted by elements 6-8 EXCLUSIVE OR and as a result, at the outputs of the OUT. 1 - Ex. 3 devices are formed required for the second mode (with p 2) switching codes 110-011-101 ... - for forward order and 110-101-011 ... - for reverse order (third and fourth row of the table).

Третий режим работы устройства (с п 1 и 2, т.е. с чередук димс  одной и двух единиц в потактно формируемых кодовых комбинаци х) созда етс  при подаче на R -, S -входы Т-триггера 4 единичных логических потенциалов. При этом в отличие от двух предьщущих режимов (п 1 и 2, при которых Т -триггер 4 устанавливалс  в посто нные нулевое или единичное состо ни ), Т -триггер 4 получает логическое Разрешение на переключение в такт поступлени  на его синхронизирукщий вход тактирующих импульсов от шины 15 тактовых импульсов.The third mode of operation of the device (pp 1 and 2, i.e., one and two unit dims in compactly generated code combinations) is created by applying to the R -, S - inputs of the T - flip-flop 4 single logic potentials. At the same time, unlike the two previous modes (p.1 and 2, in which T-trigger 4 was set to constant zero or one states), T-trigger 4 receives a logical permission to switch to the clock input of its clock input from the clock tires 15 clock pulses.

в этом режиме осуществл етс  поочередна  передача на выходы устройства (Выхо 1 - Вых. 3) то пр мых (100-010-001), то инверсных (OHI01-110 ) кодовых комбинаций D-триггеров 1-3. В результатеэтого на выходах Вых. 1 - Вых. 3 устройства -формируютс  требуемые кодовые комбинации данного режима: 100-110-ОТО-011-001-101 ... - при пр мом пор дке и 100-101-001-011-010-110 ... - при обратном пор дке переключений (п та  и шеста  строки таблицы).in this mode, the device outputs one by one (Output 1 - Output 3), either direct (100-010-001) or inverse (OHI01-110) D-flip-flop code combinations 1-3. As a result of this, the outputs of the Ex. 1 - Ex. 3 devices - the required code combinations of this mode are formed: 100-110-ОТО-011-001-101 ... - in direct order and 100-101-001-011-010-110 ... - in reverse order switchings (fifth and sixths of the table row).

Процесс самовосстановлени  нормальной работы схемы происходит при случайных возникновени х на выходах )-триггеров 1-3 нерабочих кодовых комбинаций 110 и 101 как при пр мом, так и при обратном пор дках переключени .The process of self-recovery of the normal operation of the circuit occurs with random occurrences at the outputs of the) triggers 1-3 of the inoperative code combinations 110 and 101, both in the forward and in reverse order of switching.

711428918711428918

Технический эффект от использова- достоверности функционировани  за ни  предлагаемого трехканального счет обеспечени  трех различных реверсивного распределител  уровней режимов переключений и возможности заключаетс  в расширении его функ- самовосстановлени  устройства при циональных возможностей и повышении j случайных сбо х D -триггеров.The technical effect of using the reliability of operation for the proposed three-channel account of providing three different reversing distributors of switching mode levels and the possibility consists in expanding its self-healing function of the device with rational possibilities and increasing j random failures of D-triggers.

Таблица Table

Фиг. 2FIG. 2

Claims (1)

ТРЕХКАНАЛЬНЫЙ РЕВЕРСИВНЫЙ РАСПРЕДЕЛИТЕЛЬ УРОВНЕЙ, содержащий первый, второй и третий элементы И-ИЛИ-НЕ,первый и второй входы которых соединены с первой и второй шинами управления соответственно, первый, второй и третий D -триггеры, С -входы которых соединены с шиной тактовых импульсовt j)-вход первого D -триггера соединен с выходом первого элемента И-ИПИ-ЯЕ, третий и четвертый входы которого соединены с инверсными выходами второго и третьего D-триггеров, отличающийся тем, что, с целью расширения функциональных возможностей и повышения достоверности функционирования, в него введены три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, эле- мент задержки и Т -триггер, С -вход которого соединен через элемент задержки с шиной тактовых импульсов, 5- и R-входы являются первой и второй шинами режима, а выход соединен· с первыми входами первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы которых являются выходами соответственно первого, второго и третьего каналов, четвертый элемент И-ИЛИ-НЕ, первый и второй входы которого соединены соответственно с первой и второй шинами управления, а выход соединен с R-входом первого D -триггера, выход которого соединен с третьим и четвертым входами соответственно второго и третьего элементов И-ИЛИ—НЕ, выход второго Д—триггера соединен с третьим и четвертым входами соответственно третьего и четвертого элементов И-ИЛИ-НЕ, выход третьего D-триггера соединен с четвертым и третьим входами соответственно второго и четвертого элементов И-ИЛИ-НЕ, выходы второго и третьего элементов И-ИЛИ-НЕ соединены с R -входами соответственно второго и третьего D триггеров, инверсные выходы которых соединены с D-входами этих же В триггеров, причем выходы первого, второго, третьего D -триггеров соединены с вторыми входами первого, второго и третьего элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соответственно.A THREE-CHANNEL REVERSE LEVEL DISTRIBUTOR containing the first, second and third AND-OR-NOT elements, the first and second inputs of which are connected to the first and second control buses, respectively, the first, second and third D-triggers, the C-inputs of which are connected to the clock bus t j) -input of the first D-trigger is connected to the output of the first I-IPI-YE element, the third and fourth inputs of which are connected to the inverse outputs of the second and third D-flip-flops, characterized in that, in order to expand functionality and increase access Functionality, it contains three elements EXCLUSIVE OR, a delay element and a T-trigger, the C-input of which is connected via a delay element to the clock bus, 5- and R-inputs are the first and second mode buses, and the output is connected · with the first inputs of the first, second and third EXCLUSIVE OR elements, the outputs of which are outputs of the first, second and third channels, respectively, the fourth AND-OR-NOT element, the first and second inputs of which are connected to the first and second control buses, respectively, and the output is connected The R-input of the first D-trigger, the output of which is connected to the third and fourth inputs of the second and third AND-OR-NOT elements, respectively, the output of the second D-trigger is connected to the third and fourth inputs of the third and fourth AND-OR-NOT elements, respectively the third D-trigger is connected to the fourth and third inputs of the second and fourth AND-OR-NOT elements respectively, the outputs of the second and third AND-OR-NOT elements are connected to the R inputs of the second and third D triggers, respectively, whose inverse outputs are connected to D- entrances x In the triggers, and outputs the first, second, third -triggerov D are connected to second inputs of the first, second and third elements of the exclusive OR, respectively.
SU833664707A 1983-11-22 1983-11-22 Three-channel reversible level distributor SU1142891A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833664707A SU1142891A1 (en) 1983-11-22 1983-11-22 Three-channel reversible level distributor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833664707A SU1142891A1 (en) 1983-11-22 1983-11-22 Three-channel reversible level distributor

Publications (1)

Publication Number Publication Date
SU1142891A1 true SU1142891A1 (en) 1985-02-28

Family

ID=21089933

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833664707A SU1142891A1 (en) 1983-11-22 1983-11-22 Three-channel reversible level distributor

Country Status (1)

Country Link
SU (1) SU1142891A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторское свидетельство СССР № 624367, кл, Н 03 К 17/62, 21.07.77. 2. Арутюн н Б.И., Манук н М.М. Синтез оптимальных схем многопрограммных коммутаторно-распределительньк устройств. - В сб.: Вычислительные средства в технике и системах св зи. Под ред. С.Д.Пашкеева. Вып.4, Св зь, 1979, с. 78, рис. 2 (прототип) . *

Similar Documents

Publication Publication Date Title
SU1142891A1 (en) Three-channel reversible level distributor
US4034303A (en) Electronic pulse generating circuit for eliminating spike pulses
SU553749A1 (en) Scaling device
SU1376185A1 (en) Single-to-three-phase voltage converter
SU1378033A1 (en) Device for checking clocking frequency pulses
SU1226648A1 (en) Three-channel reversible level distributor
SU1298901A1 (en) Synchronous frequency divider with 10:1 countdown
SU455431A1 (en) Three-phase inverter control device
SU1157649A1 (en) Pulse shaper
SU1718364A1 (en) Four-phase step motor controller
SU438125A1 (en) Triple asynchronous counter
US3601709A (en) A pulse train regeneration system
SU1262701A1 (en) Generator of pseudorandom binary sequence
SU1104464A1 (en) Control device
RU2020722C1 (en) Electric drive
SU1088074A1 (en) Distributing device
SU502502A1 (en) Pulse distributor
SU1457160A1 (en) Variable frequency divider
SU1481733A1 (en) Pulse distributor
SU733105A1 (en) Pulse distribution circuit
SU1431070A2 (en) Divider of pulse repetition rate
SU1014152A2 (en) Rate scaler
SU1548842A1 (en) Radio pulse phase-manipulated code shaper
SU1503065A1 (en) Single pulse shaper
SU1015366A1 (en) Synchronization device