SU1140261A1

SU1140261A1 - Data transmission system

Info

Publication number: SU1140261A1
Application number: SU833562355A
Authority: SU
Inventors: Павел Исаевич Цвайгбойм; Нина Николаевна Кулешова
Original assignee: Предприятие П/Я В-2431
Priority date: 1983-03-04
Filing date: 1983-03-04
Publication date: 1985-02-15

Abstract

СИСТЕМА ПЕРЕДАЧИ ДАННЫХ, содержаща на передающей стороне источник сообщени , выходы которого подключены к входам.старших и младших разр дов регистра сдвига, выход которого соединен входом передатчика, выходы кадровой частоты и тактовой синхронизации которого подключены соответственно к . первому и второму входам блока синхронизации, третий вход которого соединен с входом форматного разр да регистра сдвига, тактовый вход которогосоединен с первым выходом блока синхронизации, второй выход которого подключен к входу источника сообщени , а на приемной стороне - приемник, первый выход которого соединён с первым входом регистра сдвига, выходы младших разр дов которого подключены к первым входам получател сообщений, второй вход которого подключен к первому выходу блока синхронизации, второй выход которого соединен со вторым входом регистра сдвига, выход форматного разр да которого соединен с первым входом блока синхронизации, второй и третий входы которого соединены соответственно с вторым и третьим выходами приемника, отличающа с тем, что, с целью повы шени скорости передачи информации, на передающей стороне введен злемент ИЛИ, входы которого подключены к входам старших разр дов регистра сдвига, вход форматного разр да которого подключен к выходу элемента ИЛИ, а на приемной стороне введен блок вентилей, входы которого подключены к выходам старших разр дов и форматного разр да регистра сдвига, 4i при этом выходы блока рентилей соеО динены с третьими входами получаю тел сообщений. ОдDATA TRANSMISSION SYSTEM, containing on the transmitting side a message source, the outputs of which are connected to the inputs of the lower and lower bits of the shift register, the output of which is connected by the input of the transmitter, the outputs of the frame frequency and clock synchronization of which are connected respectively to. the first and second inputs of the synchronization unit, the third input of which is connected to the input of the format bit of the shift register, the clock input connected to the first output of the synchronization unit, the second output of which is connected to the input of the message source, and on the receiving side the receiver whose first output is connected to the first the input of the shift register, the outputs of the lower bits of which are connected to the first inputs of the message recipient, the second input of which is connected to the first output of the synchronization unit, the second output of which is connected to the second input of the shift register, the output of the format bit of which is connected to the first input of the synchronization unit, the second and third inputs of which are connected respectively to the second and third outputs of the receiver, characterized in that, in order to increase the information transfer rate, an element is entered on the transmitting side OR, the inputs of which are connected to the inputs of the higher bits of the shift register, the input of the format bit of which is connected to the output of the OR element, and on the receiving side a valve block is entered whose inputs are connected to the output m MSBs and the sliding discharge shift register, 4i wherein the unit outputs rentiley soeO dineny with third inputs receive telephone messages. Od

Description

1 Изобретение относитс к технике . св зи, и может быть использовано дл передачи данных в системах, работающих без Hecypjeft частоты. Известна система передачи данных содержаща включенные соофветствующи образом на передающей стороне источник сообщени , блок сопр жени и передатчик, а на стороне приемник , устройство сопр жени и -получатель сообщений Щ. Недостатком этой системы вл етс больша избыточность передаваемых со.общений. Наиболее близким техническим решением к изобретению вл етс система передачи данных, содержаща на передающей стороне источник сообщени , выходы которого подключены к входам старших и младших разр дов регистра сдвига, выход которого соединен с выходом передатчика, выходы кадровой частоты и тактовой синхронизации которого подключены соответственно к первому и второму входам блока синхронизации, третий вход которого соединен с входом форматног разр да регистра сдвига, тактовый вход которого соединен с первым выходом блока синхронизации, второй выход которого подключен к входу источника сообщени , а на приемной стороне - приемник, первый выход которого соединен с первым входом регистра сдвига, .выходы младших разр дов которого подключены к первым входам получател сообщений, второй вход которого подключен к первому выходу блока синхронизации, второй выход которого соединен со вторым входом регистра сдвига, выход формат ного разр да которого соединен с пер вым входом блока синхронизации, второй и третий входы которого соеди нены соответственно с вторым и треть им выходами приемника 2j . Однако данна система обладает низкой скоростью передачи информации Цель изобретени - повышение скорости передачи информации. Поставленна цель достигаетс тем что в систему передачи данных, содер жащую на передающей стороне источник сообщени , выходы которого подключен , к входам старших и младших разр дов регистра сдвига выход которого соединен с входом передатчика, вы.оды кадровой частоты и тактовой синхро61 низации которого подключены соответственно к первому и второму входам блока синхронизации, третий вход которого соединен с входом форматного разр да регистра сдвига, тактовый вход- которого соединен с перв.ым выходом блока синхронизации, второй выход .которого прдкЪючен к входу источника сообщени , а на приемной стороне - Приемник, первый которого соединен с первым входом регистра сдвига., выходы младших разр дов которого подключены к первым входам получател сообщений, второй вход которого подключен к первсгму выходу блока синхронизации, второй выход которого соединен со вторым входом регистра сдвига, выход форматного разр да которого соединен с первым входом блока, синхронизации, второй и третий входы которого соединены соответственно с вторым и третьим выходами приемника, на передающей стороне введен элемент ИЛИ, входы которого подключены к входам старших разр дов регистра сдвига, вход форматного разр да которого подключен с выходу элемента ИЛИ, а на приемной стороне введен блок вентилей, входы которого подключены к выходам старших разр дов и форматного разр да регистра сдвига, при этом выходы блока вентилей соединены с третьими входами получател сообщений. На фиг. 1 изображена структурна электрическа схема предлагаемой системы; на фиг. 2 - то же, одного из возможных вариантов блока синхронизации передающей стороны и временные диаграммы, по сн ющие принцип его работы; на фиг. 3 - то же, одного из вариантов блока синхронизации приемной стороны и временные диаграммы, по сн ющие его работу. I Предлагаема система передачи данных содержит на передающей стороне источник 1 сообщени , регистр 2 сдвига , элемент ИЛИ 3, блок 4 синхронизации , передатчик 5, а на приемСной стороне - приемник 6, регистр 7 сдвига , блок 8 вентилей, блок 9 синхронизайии , получатель 10 сообщений. Блок 4 синхронизации содержит первый 11 и второй 12 триггеры, первый, второй, третий, четвертый и п тый вентили 13-17 соответственно, элемент ИЛИ 18, первую 19 и вторую 20 линии задержки, счетчик 21, дешифратор 22.1 The invention relates to engineering. communication, and can be used to transmit data in systems operating without Hecypjeft frequencies. The known data transmission system contains the message source, the interface unit and the transmitter, and, on the receiver side, the interface device and the recipient of the A) message. The disadvantage of this system is the large redundancy of the transmitted messages. The closest technical solution to the invention is a data transmission system containing a message source on the transmitter side, the outputs of which are connected to the higher and lower bits of the shift register, the output of which is connected to the output of the transmitter, whose frame frequency and clock synchronization outputs are connected respectively to the first and the second inputs of the synchronization unit, the third input of which is connected to the input of the format digit of the shift register, the clock input of which is connected to the first output of the synchronous block the second output of which is connected to the input of the message source, and at the receiving side - the receiver, the first output of which is connected to the first input of the shift register, the low-level outputs of which are connected to the first inputs of the message receiver, the second input of which is connected to the first output of the synchronization unit The second output of which is connected to the second input of the shift register, the output of the format bit of which is connected to the first input of the synchronization unit, the second and third inputs of which are connected respectively to the second and third receiver outputs 2j. However, this system has a low information transfer rate. The purpose of the invention is to increase the speed of information transfer. The goal is achieved by the fact that in the data transmission system, containing on the transmitting side, the source of the message, whose outputs are connected, to the inputs of the upper and lower bits of the shift register, the output of which is connected to the input of the transmitter, whose frame frequencies and clock synchronization are connected to the first and second inputs of the synchronization unit, the third input of which is connected to the input of the format bit of the shift register, the clock input of which is connected to the first output of the synchronization unit, the second output Which is connected to the input of the message source, and on the receiving side - the receiver, the first of which is connected to the first input of the shift register. The outputs of the lower bits of which are connected to the first inputs of the message receiver, the second input of which is connected to the first output of the synchronization unit, the second output of which connected to the second input of the shift register, the output of the format bit of which is connected to the first input of the block, synchronization, the second and third inputs of which are connected respectively to the second and third outputs of the receiver, on the transmitting side has an OR element, whose inputs are connected to the higher bit inputs of the shift register, whose format bit input is connected to the output of the OR element, and a valve block is entered on the receiving side, whose inputs are connected to the higher bit and format shift register outputs , while the outputs of the valve block are connected to the third inputs of the message recipient. FIG. 1 shows the structural electrical circuit of the proposed system; in fig. 2 - the same, one of the possible variants of the synchronization block of the transmitting side and timing diagrams explaining the principle of its operation; in fig. 3 - the same, one of the variants of the synchronization block of the receiving side and timing diagrams explaining its operation. I The proposed data transmission system contains on the transmitting side the source 1 message, shift register 2, element OR 3, synchronization unit 4, transmitter 5, and receiver 6 on the receiving side, shift register 7, valve unit 8, synchronization unit 9, receiver 10 posts. The synchronization unit 4 contains the first 11 and second 12 triggers, the first, second, third, fourth and fifth gates 13-17, respectively, the element OR 18, the first 19 and the second 20 delay lines, the counter 21, the decoder 22.

33

Блок 9 синхронизации содержит первый 23 и второй 24 триггеры, первый, второй, третий, четвертый и п тый в.ентили 25-29 соответственно, первую 30 и вторую 31 линии задержки, первый , второй и третий элементы ИЛИ 3234 соответственно, счетчик 35, и дешифратор 36.The synchronization unit 9 contains the first 23 and second 24 triggers, the first, second, third, fourth and fifth VENTI 25-29 respectively, the first 30 and second 31 delay lines, the first, second and third elements OR 3234 respectively, the counter 35, and a decoder 36.

Система работает следующим образом .The system works as follows.

Передатчик 5 посьшает импульс кадровой синхронизации в блок 4 синхронизации , который вырабатывает импуль считывани информации из источника 1сообщени . В результате на выходах источника 1 сообщени по вл етс Н-разр дна кодова комбинаци , котора переписываетс в соответствующие W разр дов регистра 2 сдвига.Transmitter 5 sends a frame synchronization pulse to synchronization unit 4, which generates a pulse of reading information from the message source 1. As a result, an H-bit code pattern appears at the outputs of source 1 of the message, which is rewritten into the corresponding W bits of shift register 2.

Все сообщени передаютс двум форматами: полным, когда в канал св зи посылаетс вс -разр дна кодова комбинаци ; сокращенным, когда в канал св зи посылаетс только М младших разр дов кодовой комбинации .All messages are transmitted in two formats: full, when a code sequence is sent to the communication channel; short when only the low-order bits of the code combination are sent to the communication channel.

В зависимости от статистики длины кодовых комбинаций выбираетс порог М делени длин на два формата.Depending on the statistics of the length of code combinations, the threshold M of length division into two formats is selected.

В качестве примера показан порог М 2 при М 6 (фиг. 2). При этом в канал св зи полным форматом посылаютс только комбинации X и Х а сокращенным форматом - комбинации Х, Х, Xj. Одновременно в передаваемое сообщение добавл етс код формата: 1 - полный, О - сокра-. щенный.As an example, shows the threshold of M 2 with M 6 (Fig. 2). In this case, only combinations X and X are sent to the communication channel in the full format and combinations X, X, Xj in an abbreviated format. At the same time, a format code is added to the message being transmitted: 1 - full, O - shortened. schenny

(N-M) старших разр дов кодовой комбинации с источника 1 сообщени передаетс на элемент ИЛИ.З, который формирует код форматного разр да, подаваемый одновременно на регистр 2 сдвига и на первый вход блока 4 синхронизации (фиг. 3). В зависимости от значени кода форматного разр да блок 4 синхронизации формирует пакет тактовых импульсов длиной (N+1) при коде 1 и (М+1) - при коде О. Этот пакет поступает на тактовый вход регистра 2 сдвига. Тактовые импульсы выдаютс синхронно с тактовой частотой, поступающей от передатчика 5 на третий вход блока 4 синхронизации. Таким образом, на выходе регистра 2 сдвига имеетс The (N-M) most significant bits of the code combination from the source 1 of the message are transmitted to the OR element. 3, which forms the format bit code supplied simultaneously to the shift register 2 and to the first input of the synchronization unit 4 (Fig. 3). Depending on the value of the format bit code, synchronization unit 4 forms a burst of pulses of length (N + 1) with code 1 and (M + 1) with code O. This packet arrives at the clock input of shift register 2. The clock pulses are output synchronously with the clock frequency from the transmitter 5 to the third input of the synchronization unit 4. Thus, at the output of shift register 2, there is

26142614

последовательна кодова комбинаци , котора переписываетс в передатчик 5. После выдачи пакета тактовых импульсов блок 4 синхронизации вновь вырабатывает импульс считывани информации из источника 1 сообщени , и процесс образовани последовательной кодовой комбинации на выходе регистра 2 сдвига повтор етс a sequential code combination that is rewritten to the transmitter 5. After issuing the burst of clock pulses, the synchronization unit 4 again generates a pulse of reading information from the message source 1, and the formation of the sequential code combination at the output of the shift register 2 repeats

аналогично.similarly.

Информаци , поступающа из канала св зи, принимаетс приемником 6 и последовательной кодовой комбинацией передаетс на первый вход регистра 7 сдвига. Синхронно с тактовой частотой, поступающей от приемника 6 в блок 9 синхронизации, на второй вход регистра 7 сдвига поступают тактовые импульсы с блока 9Information from the communication channel is received by the receiver 6 and the serial code combination is transmitted to the first input of the shift register 7. Synchronously with the clock frequency coming from the receiver 6 to the synchronization unit 9, the second input of the shift register 7 receives the clock pulses from the block 9

синхронизации (фиг. 4). После прихода импульса кадровой синхронизации с приемника 6 блок 9 синхронизации В1)фабатывает дл первого сообщени пакет (+1) тактовых импульсов, которые дают возможность передать прин тую последовательную кодовуюsynchronization (Fig. 4). After the arrival of the frame synchronization pulse from the receiver 6, the synchronization block B1 9) produces for the first message a packet (+1) clock pulses, which make it possible to transmit the received serial code

комбинацию в регистр 7 сдвига. Icombination in register 7 shift. I

Если код в форматном разр де О (сокращенный формат), то в получатель 10 сообщенный с регистра 7 сдвига поступают только М младших разр дов кодовой комбинации. Если же код равен 1 (полный формат), то в получатель 10 сообщений с регистра 7If the code is in format bit O (abbreviated format), then only M the lower bits of the code combination are sent to the recipient 10 reported from the shift register 7. If the code is 1 (full format), then the recipient has 10 messages from the register 7

сдвига поступает вс N -разр дна кодова комбинаци , причем (N-M) старших разр дов - через блок 8 вентилей . На входы блока 8 вентилей и блока 9 синхронизации поступает кодthe shift comes the entire N-bit pattern of the code combination, with (N – M) most significant bits coming through the block 8 gates. The inputs of the block 8 valves and block 9 synchronization receives the code

форматного разр да регистра 7 сдвига. При этом блок 9 синхронизации выдает в получатель 10 сообщений импульс записи информации, а в регистр 7 сдвига - пакет тактовых импульсов,format bit register 7 shift. In this case, the synchronization unit 9 sends to the recipient 10 messages an information recording pulse, and to the shift register 7 a packet of clock pulses

Количество тактовых импульсов вThe number of clock pulses in

следующем пакетеопредел етс кодом в форматном разр де предыдущего сообщени . После выдачи пакета в регистр 7 сдвига блок 9 синхронизации сноваThe following packet is determined by the code in the format bit of the previous message. After issuing the packet to the shift register 7, the synchronization block 9 is again

выдает импульс записи в получатель 10 сообщений, и процесс повтор етс аналогично.sends a write pulse to the recipient 10 messages, and the process repeats similarly.

Таким образом, введение новых блоков позвол ет уменьшить избыточность передаваемых сообщений и сократить врем передачи информации в системе передачи данных.Thus, the introduction of new blocks reduces the redundancy of transmitted messages and shortens the time of information transfer in the data transmission system.

ЖРпHPP

ir. Jir. J

иг. Jig. J

J/J /

3232

J«J "

k k

Claims

DATA TRANSMISSION SYSTEM, containing on the transmitting side a message source whose outputs are connected to the inputs of the upper and lower bits of the shift register, the output of which is connected to the transmitter input, the frame frequency and clock synchronization outputs of which are connected respectively to. the first and second inputs of the synchronization block, the third input of which is connected) with the input of the format bit of the shift register, the clock input of which is connected to the first output of the synchronization block, the second output of which is connected to the input of the message source, and on the receiving side there is a receiver whose first output is connected to the first input of the shift register, the outputs of the least significant bits of which are connected to the first inputs of the message recipient, the second input of which is connected to the first output of the synchronization unit, the second output of which is connected to the second the input of the shift register, the format discharge output of which is connected to the first input of the synchronization unit, the second and third inputs of which are connected to the second and third outputs of the receiver, respectively, with the aim of increasing the transmission speed information, on the transmitting side an OR element is input, the inputs of which are connected to the inputs of the upper bits of the shift register, the input of the format bit of which is connected to the output of the OR element, and on the receiving side a block of gates is introduced, the inputs of which are connected to the outputs of the senior x bits and aspect of the discharge shift register, wherein the outputs of the block valves are connected to third inputs of messages the recipient.

9va. 1