SU1108444A1

SU1108444A1 - Device for solving fredholm integral equations

Info

Publication number: SU1108444A1
Application number: SU823455872A
Authority: SU
Inventors: Виталий Петрович Боюн; Леонид Григорьевич Козлов; Владимир Григорьевич Тракай
Original assignee: Ордена Ленина Институт Кибернетики Им.В.М.Глушкова
Priority date: 1982-06-21
Filing date: 1982-06-21
Publication date: 1984-08-15

Abstract

УСТРОЙСТВО ДЛЯ PEUIEHHH ИНТЕГРАЛЬНЫХ РЕ111ЕНИЙ ФРЕДГОЛЬМА, содержащее п генераторов функций, п блоков сдвига, п сумматоров нев зок, коммутатор знаков нев зок и блок управлени , причем первый выход блока управлени соединен с управл ющим входом коммутатора знаков нев зок и с входами генераторов функций, выходы которых соединены с информационными входами соответствующих блоков сдвига , отличающеес тем, что, с целью повьпчени быстродействи , в него введены п групп элементов ИЛИ, h кодирующих элементов с приоритетом , п регистров старших разр дов нев зок, п дешифраторов,, п сумматоров искомой функции, п триггеров, п элементов И, h элементов НЕ, и сумматоров- адреса, гл элементов ИЛИ, блок сравнени , сумматор нормы нев зок, коммутатор старших разр дов, причем выходы каждого из п блоков сдвига соединены с первыми входами элементов ЯПИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствую щих сумматоров нев зок, информацион-ч ные вьпсоды которых соединены с информационными входами сумматора нормы нев зок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разр дов нев зок , выходы которых соединены с группой информационных входов коммутатора старших разр дов нев зок и информационными входами соответствующих дешифраторов, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ и информационными входами соответствующих сумматоров искомой функции, выходы знаков сумматоров ,нев зок соединены с информационными входами соответствующих триггеров, выходы которых соединены с информационными входами коммутатора знаков нев зок и первыми входами соответствующих элементов И, выходы которых 00 4 4: 4 соединены с первыми входами соответствующих элементов ИЛИ и входами знаков соответствующих сумматоров искомой функции, вход задани численного параметра устройства соединен с первыми входами каждого из h сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших разр дов нев зок, а выходы сумматоров адреса соединены с управл ющими входами соответствующргх блоков сдвига, выход коммутатора знаков нев зок соединен с вторыми входами элементов ШШ, выходы которых соединены через соответствующие элементы НЕ с вторыми информационными входами сумматоровA DEVICE FOR PEUIEHHH FREDGOLM INTEGRAL CONNECTIONS, containing n function generators, n shift blocks, n nets, a nearer character switch, and a control unit, the first output of the control unit connected to the nearer character switch input and outputs which are connected to the information inputs of the corresponding shift blocks, characterized in that, in order to increase speed, n groups of OR elements are entered into it, h priority coding elements, n high-order registers Ad hoc gap, n decoders, n adders of the sought-for function, n triggers, n elements AND, h elements NOT, and adders - addresses, ch of elements OR, comparison unit, adder norm norm, switch of higher bits, and the outputs of each of the n shear blocks are connected to the first inputs of the elements of the IAPI of the corresponding group, the outputs of which are connected to the first information inputs of the corresponding adders of the restraint, the informational outputs of which are connected to the information inputs of the adder of the norm of the rest priority elements whose outputs are connected to the inputs of the corresponding high-order bits registers, the outputs of which are connected to the group of information inputs of the high-order switch of the small bits and information inputs of the corresponding decoders, the outputs of which are connected to the second inputs of the OR elements of the corresponding group of OR elements information inputs of the corresponding adders of the desired function, the outputs of the characters of the adders, the restraint is connected to the information inputs of the corresponding trig Ers whose outputs are connected to information inputs of the switchboard characters and the first inputs of the corresponding AND elements, the outputs of which are 00 4 4: 4 are connected to the first inputs of the corresponding OR elements and the inputs of the characters of the corresponding adders of the desired function, the input setting of the numerical parameter of the device is connected to the first inputs each of the h adders of the address, the second inputs of which are connected to the output of the higher-order switch, and the outputs of the adders of the address are connected to the control inputs of the corresponding GH of the shift blocks, the output of the switchboard of characters is connected to the second inputs of the NL elements, the outputs of which are connected through the corresponding elements NOT to the second information inputs of the adders

Description

нев зок, выхол сумматора нормы нев зок соединен с первым входом блока сравнени , второй вход которого соединен с входом задани точности устройства , выхода сумматоров искомой функции соединены с выходами устройства , причем блок управлени содержит два триггера, элемент ИЛИ, счетчик, узел сравнени , два элемента И, два элемента задержки, причем выход элемента ИЛИ блока управлени соединен с первым входом первого элемента И блока управлени , второй вход которого соединен с выходом первого триггера блока управлени , вход убтановки в ноль которого соединен с выходом блока сравнени , выход первого элемента И блока управлени соединен ;через первый элемент задержки с входа установки в единицу второго триггера блока управлени , выход которого соединен с входом второго элемента И блока управлени , второй вход которого соединен с входом тактовых импульсов устройства, выход второго элемента И блока управлени соединен с упт равл ющими входами коммутатора знаков нев зок и со счетным входом счетчика блока управлени , выход которого соединен с первым входом узла сравнени блока управлени , второй вход которого соединен с входом задани пор дка устройства, выход первого элемента И блока управлени соединен с управл ющими входами кодирующих элементов с приоритетом и триггеров, вход установки в единицу первого триггера соединен с входом начальной установки устройства, выход узла сравнени соединен с управл ницими входами дешифраторов , входом установки в ноль .второго триггера блока управлени и через второй элемент задерлоси соединен с первым входом элемента ИЛИ блока управлени , второй вход которого соединен с входом запуска устройства.the gap, the output of the rate adder, the breakdown is connected to the first input of the comparator unit, the second input of which is connected to the input of the device accuracy setting, the output of the adders of the required function is connected to the device outputs, and the control unit contains two triggers, an OR element, a counter, a comparison node, two And two elements of the delay, and the output of the OR element of the control unit is connected to the first input of the first element AND of the control unit, the second input of which is connected to the output of the first trigger of the control unit; which is connected to the output of the comparison unit, the output of the first element I of the control unit is connected; through the first delay element from the installation input to the unit the second trigger of the control unit, the output of which is connected to the input of the second element AND of the control unit whose second input is connected to the input of clock pulses of the device , the output of the second element AND of the control unit is connected to the control inputs of the switchboard of the characters of the symbol and the counting input of the counter of the control unit whose output is connected to the first input of the comparison node the control unit, the second input of which is connected to the input of the order setting of the device, the output of the first element I of the control unit is connected to the control inputs of coding elements with priority and flip-flops, the installation input to the unit of the first trigger is connected to the input of the initial installation of the device, the output of the comparison node is connected to the control inputs of the decoders, the installation input to zero of the second trigger of the control unit and through the second element of the delay is connected to the first input of the OR element of the control unit, the second input of which connected to the input of the trigger device.

Изобретение относитс к вычислительной технике и предназначено дл решени интегральных уравнений Фредгольма второго рода. Известно устройство дл решени интегральных уравнений Фредгольма, содержащее блоки переменных коэффициентов , интеграторы, емкостное запо минающее устройство, переключатель, шаговый искатель. Устройство реализу ет метод простой итерации решени интегральных уравнений при дискретно форме аппроксимации дра 1J. Недостатком известного устройства вл етс низка точность, поскольку использование аналоговых блоков не позвол ет получить необходимую точность решени интегральных уравнений При реализации алгоритма с использованием цифровьпс блоков интегрировани , умножени и суммировани устрой ство характеризуетс большим объемо аппаратурных затрат, обусловленным наличием сложных блоков интегрировани , умножени и блока пам ти, при этом класс решаемых задач ограничен, так как простые итерации сход тс к решению интегрального уравнени Фредгольма второго рода только в том случае , если параметр Д удовлетвор ет необходимому условию. Наиболее близким к пpeдлaгaeмo ry вл етс устройство дл решени интегральных уравнений Фредгольма, содержащее п генераторов функций, п блоков сдвига, п сумматоров нев зок, п узлов выделени знака,п реверсивных счетчиков, коммутатор знаков нев зок и блок управлени , причем первый выход блока управлени соединен с входами генераторов функции, выходы которых соединены с информационными входами блоков сдвига, выходы которых соединены с первыми входами сумматоров нев зок, вторые входы которых соединены с выходом коммутатора знаков нев зок, выходы сумматоров нев зок соединены с первыми входами соответствующих узлов вьщелени знака , вторые входы которых соединены с вторым выходом блока управлени , выходы каждого узла вьщелени знака соединены с входом соответствующего реверсивного счетчика с информационными входами коммутатора знака нев зок и с третьим входом соответствующего сумматора нев зки, вход задани численного параметра устройства соединен с управл ющими входами блоков сдвига, третий выход блока управлени соединен с управл ющим входом KOMMyTatopa знаков нев зок. В устройстве реализуетс модифицированный метод последовательных приближений решени интегральных уравнений, в котором неизвестна функци на k +1 итерации ищетс в м дискретных точках С 2 J.The invention relates to computing and is intended to solve Fredholm integral equations of the second kind. A device for solving Fredholm integral equations is known, containing blocks of variable coefficients, integrators, a capacitive storage device, a switch, a step finder. The device implements a simple iteration method for solving integral equations with a discrete form of approximation of the 1J core. A disadvantage of the known device is low accuracy, since the use of analog blocks does not allow to obtain the necessary accuracy of solving integral equations. When implementing an algorithm using digital blocks of integration, multiplication and summing devices, the device is characterized by a large amount of hardware costs, due to the presence of complex integration, multiplication and block blocks. memory, while the class of solved problems is limited, since simple iterations converge to the solution of the integral Fre equation second type only if the parameter D satisfies the necessary condition. The closest to the proposed ry is a device for solving the Fredholm integral equations, containing n function generators, n shift blocks, n adder nets, n sign extraction nodes, n reversible counters, neat sign switch and the control unit, with the first output of the control unit connected to the inputs of function generators, the outputs of which are connected to the information inputs of the shift blocks, the outputs of which are connected to the first inputs of the adders of the base, the second inputs of which are connected to the output of the switch nev OK, the outputs of the adders are not connected to the first inputs of the corresponding character nodes, the second inputs of which are connected to the second output of the control unit, the outputs of each node of the sign are connected to the input of the corresponding reversible counter, and to the third input of the corresponding adder nev connection, the input of the setting of the numerical parameter of the device is connected to the control inputs of the shift blocks, the third output of the control unit is connected to the control input KOMMyTatopa Zok. The device implements a modified method of successive approximations for solving integral equations in which an unknown function at the k +1 iteration is searched for at m C 2 discrete points.

Недостатком известного устройства вл етс низкое быстродействие, так как число итераций, которые необходимо выполнить, чтобы получить решение интегрального уравнени , пропорционально . При р 1 10 оно может дос тигать большой величины, что ведет к резкому увеличению времени сдвига, где - основание системы счислени , р - разр дность представлени чисел.A disadvantage of the known device is the low speed, since the number of iterations that must be performed in order to obtain a solution of the integral equation is proportional. With p 1 10 it can reach a large value, which leads to a sharp increase in the shear time, where is the base of the number system, p is the size difference of the number representation.

Цель изобретени - повьппение быст родействи устройства.The purpose of the invention is to increase the speed of the device.

Поставленна цель достигаетс тем что в устройство дополнительно введены п групп элементов ИЛИ, h кодирующих элементов с приоритетом, и регистров старших разр дов нев зок, п дешифраторов, ь сумматоров искомой функции, п триггеров,и элементов И, П элементов НЕ, п сумматоров адреса, h элементов ИЛИ, блок сравнени , сумматор нормы нев зок, коммутатор старших разр дов, причем выходы каждого из п блоков сдвига соединены с первыми входами элементов ИЛИ соответствующей группы, выходы которых соединены с первыми информационными входами соответствующих сумматоров нев зок, информационные выходы которых соединены с информационными входами сумматора нормы нев зок и соответствующих кодирующих элементов с приоритетом, выходы которых соединены с входами соответствующих регистров старших разр дов нев зок, выходы которых соединены с группой информационных входов коммутатора старших разр док нев зок и информационными входами соответствующих дешифраторов выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ИЛИ и информационными входами соответствук цих сумматоров искомой функции, вцходы знаков сумматоров нев зок соединены с информационными входами соответствух)щих триггеров-, выходы которых соединены с информационными входами коммутатора знаков нев зок и первыми вхо дами соответствующих элементов И, выходы Которых соединены с первыми входами соответствующих элементов ИЛИ и входами знаков соответствующих сумматоров искомой функции, вход задани численного параметра устройства соединен с первыми входами каждого из П сумматоров адреса, вторые входы которых соединены с выходом коммутатора старших разр дов нев зок, а выходы сумматоров адреса соединены с управл ющими входами соответствующих блоков сдвига, выход коммутатора знаков нев зок соединен с вторыми входами элементов ИЛИ, выходы которых соединены через соответствующие элеч менты НЕ с вторыми информационными входами сумматоров нев зок, выход сумматора нормы нев зок соединен с первым входом блока сравнени , второй вход которого соединен с входом задани точности устройства, выходы сумматоров искомой функции соединены с выходами устройства, причем блок управлени содержит два триггера , элемент ИЛИ, счетчик, узел сравнни , два элемента И, два элемента задержки, причем выход элемента ИЛИ блока управлени соединен с первым входом первого элемента И блока управлени , второй вход которого соединен с выходом первого триггера блока управлени , вход установки в ноль которого соединен с выходом блока сравнени , выход первого элемента И блока управлени соединен через первый элемент задержки с входом установки в единицу второго триггера блока управлени , выход которого соединен с входом второго элемента И блока управлени , второй вход которого соединен с входом тактовых импульсов устройства, выход второго элемента И блока управлени соединен с управл ющими входами коммутатора знаков нев зок и со счетным входом счетчика блока управлени , выход которого соединен с первым входом узла сравнени блока управлени , второй вход которого соединен с входом задани пор дка устройства, выход первого элемента И блока управлени .соединен с управл ющими входами кодирующих элементов с приоритетом и триггеров, вход установки в единицу первого триггера соединен с входом начальной установки устройства, выход узла сравнени соединен с управл кмцими входами дешифраторов, входом установки в ноль второго триггера блока зттрзвлени и через второй элемент задержки соединен с первым входом элемента ИЛИ блока управлени , второй вход которого соединен с входом запуска устройства. Все элементы устройства кроме блока сравнени , сумматора нормы нев зок,коммутаторов знаков нев зок и старших разр дов и блока управле ,НИН, объединены в п идентичных строк, где п - число точек, в которых определ етс искома функци у(х). На фиг. 1 приведена блок-схема предлагаемого устройства; на фиг.2 схема блока управлени . Предлагаемое устройство содержит п генераторов 1 функций, п блоков 2 сдвига, п групп элементов ИЛИ 3, h сумматоров 4 нев зок, vi кодирующих элементов 5 с приоритетом, ri регистров 6 старших разр дов нев зок, п дешифраторов 7,п сумматоров 8 искомой функции, h триггеров 9,пэлементо И 10, п элементов НЕ 11,п сумматоро 12 адреса, элементов ИЛИ 13, блок 14 сравнени , сумматор 15 нормы нев зок, коммутатор 16 знаков нев зок, коммутатор 17 старших разр дов, блок 18 управлени , вход 19 задани числе ного параметра устройства, вход 20 задани точности устройства, вход 2 тактовых импульсов устройства, вход 22задани пор дка устройства, вход 23начальной установки устройства, вход 24 запуска устройства,и выходо 25 устройства. Блок 18 управлени содержит первый 26 и второй 27 триггеры, элемен ИЛИ 28, счетчик 29, узел 30 сравнени , первый 31 и второй 32 элементы И, первый 33 и второй 34 элементы задержки. В устройстве первьй выход блока 18 управлени соединен с управл ющи входом коммутатора 16 знаков нев зо ; с входами генераторов 1 функций, выходы которых соединены с информационными входами соответствующих бл ков 2 сдвига, выходы каждого из ri блоков. 2 сдвига соединены с первыми входами элементов ИЛИ 3 соответству щей группы, выходы которых соединен с первыми информационными входами соответствующих сумматоров 4 нев зок, информационные выходы которых соединены с информационными входами сумматора 15 нормы нев зок и соответствующих кодирующих элементов 5 с приоритетом , выходы которых соединены с входами соответствующих регистров 6 старших разр дов нев зок, выходы которых соединены с группой информационных входов коммутатора 17 старших разр дов нев зок и информационными входами соответствующих дешифраторов 7, выходы которых соединены с вторыми входами элементов ИЛИ соответствующей группы элементов ЯГШ 3 и информационными входами соответствующих сумматоров 8 искомой функции, выходы знаков сумматоров 4 нев зок соединены с информационными входами соответствующих триггеров 9, выходы которых соединены с информационными входами коммутатора 16 знаков нев зоу. и первыми входами соответствующих элементов И 10,- выходы которых соединены с первыми входами соответствующих элементов ИЛИ 13 и входами знаков соответствующих сумматоров 8 искомой функции. Вход 19 задани численного параметра устройства соединен с первыми входами каждого из п cyNTMaторов 12, вторые входы которых соединены с выходом коммутатора 17 старших разр дов нев зок, а выходы сумматоров 12 адреса соединены с управл ющими входами соответствующих блоков 2 сдвига, выход коммутатора 16 знаков нев зок соединен с вторыми входами элементов ИПИ 13, выходы которых соединены через соответствующие элементы НЕ 11 с вторыми информационными входами сумматоров 4 нев зок . Выход сумматора 15 нормы нев зок соединен с первым входом блока 14 сравнени , второй вход которого соединен с входом 20 задани точности устройства. Выходы сумматоров 8 искомой функции соединены с выходами 25 устройства. Выход элемента ИЛИ 28 блока 18 управлени соединен с первым входом первого элемента И 31 блока 18 управлени , второй вход которого соединен с выходом первого триггера 26 блока 18 управлени , вход установки в ноль которого соединен с выходом блока 14 сравнени , выход первого элемента И 31 блока 18 управлени соединен через первый элемент 33 задержки с входом установки в единицу второго триггера 27 блока 18 управлени , выход которого соединен с входом второго элемента И 32 блока 18 управлени , второй вход которого соединен с входом 21 тактовых импульсов устройства. Выход второго элемента И 32 блока 18 управлени соединен с управл ющими входами коммутатора 16 знаков нев зок и со счетным входом счетчика 29 блока 18 управлени , выход которого соединен с первым входом узла 30 сравнени блока 18 управлени , второй вход которого соединен с входом 22 задани пор дка устройства. Выход первого элемента И 31 блока 18 управ лени соединен с управл ющими входами кодиругацих элементов 5 с приорите том и триггеров 9, вход установки в единицу первого триггера 26 соединен с входом 23 начальной установки устройства , выход узла 30 сравнени сое динен с управл ющими входами дешифра торов 7, входом установки в ноль вто рого триггера 27 бло1са 18 управлени и через второй элемент 34 задержки соединен с первым входом элемента , ИЛИ 28 блока 18 управлени , второй вход которого соединен с входом 24 запуска устройства. В предлагаемом устройстве реализу етс модифицированный метод последовательных приближений, приращение функции вычисл етс по формуле tierfeo /gjxjlj ) i,Z,-,n , где 5 - основание системы счислени прин той в устройства; k - номер итерации; )- - значение нев зки на ите рации, Ч() н(Н(Х()-ДЪ±1с(х.5.)х (s) , где 1(х-5-)- дро интегрального уравнени , Л - численный параметр; щаг интегрировани . Приращение искомой функции на каж дой итерации в i-й точке равно по величине старшему разр ду (обозначим его адрес через 2) нев зки, полученной на предыдущей итерации в той же точке, а знак приращени опре 1 4. Р дел етс знаком нев зки. Итерационный процесс заканчиваетс , если выполн етс условие ,1Ч{М|где Г - заданна точность решени интегрального уравнени . Предлагаемое устройство работает следующим образом. Перед началом работы начальное приближение функции S-(x .) « О заноситс в сумматоры 8 искомой функции, а соответствующее ему значение нев зок о(х;) (х;)(Е(хр - права часть интегрального уравнени - в сумматоры 4 нев зок. На вход 19 задани численного параметра устройства подает значение m , определ емое из соотношени ЯЬ на вход 20 задани точности устройства - значение заданной точности г , на вход 21 тактовых импульсов устройства поступают тактовые импульсы, на вход 22 задани пор дка устройства подаетс значение пор дка п . Затем на вход 23 начальной установки устройства подаетс сигнал Начальна установка, а на вход 24 запуска устройства - сигнал Запуск, после чего начинаетс работа устройства . При выполнении очередной k-й итерации по сигналу блока 18 управлени кодирующие элементы 5 с приоритетом вьщел ют адреса старщих разр дов соответствующих нев зок, вычисленных на Я - 1 итерации, которые занос тс дл хранени в регистры 6 старших разр дов нев зок, а с них поступаютна группу входов коммутатора 17 старщих разр дов. Триггеры 9 выдел ют знаки тех же нев зок, которые поступают на группу входов коммутатора 16 знаков нев зок и на информационные входы элементов И 10. Затем блок 18 управлени вьщает последовательно h сигналов на входы генераторов 1 функций и управл ющие входы кoм fyтaтopoв знаков нев зок 16 и старших разр дов 17. При этом адреса старщих разр дов 1: всех нев зок последовательно поступают на вторые входы сумматоров 12 адреса, где происходит сложение , €j. Полученна сумма подаетс на управл ющие входы блоков 2 сдвига. Генераторы 1 функций вьщают последовательно по словам, параллельно по разр дам значени дер (- 5j ), ко торые через блоки 2 сдвига, где происходит сдвиг k(Xj 5/) на т+ j раз р дов вправо, и группу элементов ИЛИ 3 поступают на первые информационные входы сумматоров 4 нев зок, где они складываютс или вычитаютс в зависимости от знака нев зок Я-- ji последовательно поступают с выхода коммутатора 16 зн ков нев зок через элементы ИЛИ 13 и элементы НЕ (знак мен етс на проти воположный) на вторые инфо{Умационные входы сумматоров 4 нев зок. Таким образом, в сумматорах 4 нев зок вычисл ютс величины - ДЬ у }(/х. 5- IUl Я ) id./S-j j которые складываютс с величинами нев зок g|.(x), хран щимис в тех же сумматорах. После этого блок 18 управлени выдает сигнал на дешифраторы 7, элементы И 10 и сумматор 15 нормы нев зок. С выхода дешифраторов 7 величины старших разр дов нев зок Е|с-1 1 поступают в сумматоры 8 искомой функции, туда же поступают знаки нев зок, т.е. в сумматоры 8 подаетс приращение функ ции Ду.(хр. В сумматорах 8 прираще ни функций складываютс со значени ми функции У.х,) полученными за предыдущую итерацию. Величины приращений функции с выхода дешифраторов 7 поступают также через группу элементов ИЛИ 3 на сумматоры 4 нев зок, знаки этих приращений с выхода элементов И 10 тоже поступают на сумматоры 4 нев зок через элементы ИЛИ 13 и НЕ 11. Этим достигаетс получение на выходах сумматоров 4 нев зок значений нев зок Ej(x), которые посту пают на сумматор 15 нормы нев зки, где происходит вычисление величины ( Эта.величина сравниваетс в блоке 14 сравнени с величиной г , котора характеризует точность решени интегрального уравнени . Если , то процесс счета заканчиваетс . С выхода схемы блока 14 сравнени сигнал поступает в блок 18 управлени , который останавливает работу устройства. При сигнал с выхода блока 14 сравнени не поступает и вьтолн етс аналогич но следующа итераци . После вьшолне ни k-й итерации в сумматорах 8 искомой функции содержатс значени функции Ус(хр, которые подаютс на выходы 25 устройства, а в сумматорах 4 нев зок - значени соответствующих нев зок € |(х j) . В блоке 18 управлени сигнал Начальна установка устанавливает первый триггер 26 в состо ние,открывающее первьй элемент И 31. Сигнал Запуск (начало первой итерации) через элемент ИЛИ 28 и первый элемент И 31 поступает на управл ющие входы кодирующих элементов 5 с приоритетом и триггеров 9. Через первый элемент 33 задержки задержанный сигнал поступает на второй триггер 27, который открывает второй элемент И 32. При этом тактовые импульсы с входа 21 устройства поступают на входы генераторов 1 функций и управл ющие входы коммутаторов знаков нев зок 16 и старщих разр дов 17 до тех пор, пока узел 30 сравнени , который сравнивает величину пор дка и , поступающую с входа 22 задани пор дка устройства, с количеством поступивших на счетчик 29 импульсов, не выдает сигнал на триггер 27, которой закрьгеает второй элемент И 32, прекраща подачу импульсов . Сигнал с узла 30 сравнени поступает на управл ющие входы дешифраторов 7, элементов И 10, сумматора 15 нормы нев зок и через второй элемент 34 задержки - на элемент ИЛИ 28, начина следующую итерацию И т.д. После достижени заданной точности решени интегрального уравнени блок 14 сравнени выдает сигнал: на первый триггер 26, который запирает первый элемент И 31, останавлива работу блока управлени и всего устройства. При решении интегральных уравнений Фредгольма второго рода методом простой итерации на универсальной ЭВМ дл вьшолнени одной итерации требуетс вьтолнить h операций умножени , 2h операций сложени и и операций пересьшки. Подразумеваетс , что известные функции - дро и права часть интегрального уравнени - вычислены заранее и занесены в запоминающее устройство. Врем вьтолнени операций на ЭВМ БЭСМ-6 следукщее: умножени - 2 MKCJ сложени - 1,4 мкс; пересыпки - 0,65 мкс.The goal is achieved by addition of n groups of elements OR, h coding elements with priority, and high-order registers of bridges, n decoders, adders of the desired function, n triggers, and elements AND, P elements NOT, n adders , h of OR elements, comparison unit, adder of norm of dislocation, switch of higher bits, moreover, the outputs of each of the n shift blocks are connected to the first inputs of the OR elements of the corresponding group, the outputs of which are connected to the first information inputs non-current accumulators whose information outputs are connected to the information inputs of the norm-to-adder adder and corresponding coding elements with priority, whose outputs are connected to the inputs of the corresponding high-order discharge registers, the outputs of which are connected to the group of information inputs of the higher-order switch and information inputs of the corresponding decoders whose outputs are connected to the second inputs of the OR elements of the corresponding group of OR elements and information inputs the corresponding adders of the desired function, the inputs of the characters of the adders of a grid are connected to the information inputs of the corresponding triggers, the outputs of which are connected to the information inputs of the switch of the characters of the grid and the first inputs of the corresponding elements AND whose outputs are connected to the first inputs of the corresponding elements OR the inputs of the characters of the corresponding adders of the sought-for function; the input of setting the numerical parameter of the device is connected to the first inputs of each of the P adders of the address, the second inputs of which are The outputs of the switch are higher bits and the outputs of the address adders are connected to the control inputs of the respective shift blocks, the output of the signs switch is connected to the second inputs of the OR elements, the outputs of which are connected to the second information inputs of the accumulators , the output of the norm adder is parallel to the first input of the comparator unit, the second input of which is connected to the input of the device accuracy setting, the outputs of the adders of the desired function are connected to the outputs of units, the control unit contains two triggers, an OR element, a counter, a node compare, two AND elements, two delay elements, and the output of the OR element of the control unit is connected to the first input of the first AND element of the control unit, the second input of which is connected to the output of the first trigger block control, the input of which is set to zero is connected to the output of the comparator unit, the output of the first element I of the control unit is connected through the first delay element to the installation input to the unit of the second trigger of the control unit, the output of which Connected to the input of the second element And the control unit, the second input of which is connected to the input of the clock pulses of the device, the output of the second element And the control unit is connected to the control inputs of the switch of the characters of the rear of the control unit, the output of which is connected to the first input of the comparison node the control unit, the second input of which is connected to the input of the order setting of the device, the output of the first element AND of the control unit. is connected to the control inputs of coding elements with priority and flip-flops, One unit of the first trigger is connected to the input of the initial installation of the device, the output of the comparison node is connected to the control inputs of the decoders, the input to the zero setting of the second trigger of the emergency unit, and through the second delay element is connected to the first input of the control unit OR, the second input of which is connected to device launch input. All elements of the device except the comparison block, the norm accumulator, the switch, the signs of the grid, and the higher bits and the control unit, NIN, are combined into n identical lines, where n is the number of points at which the desired function y (x) is defined. FIG. 1 shows a block diagram of the proposed device; Figure 2 is a control block diagram. The proposed device contains n generators of 1 functions, n blocks of 2 shift, n groups of elements OR 3, h adders 4 blanks, vi coding elements 5 with priority, ri registers of 6 high-order bits, n decoders 7, n adders 8 of the desired function , h flip-flops 9, elemento AND 10, n elements NOT 11, n summator 12 addresses, elements OR 13, comparison block 14, adder 15 norm unbroken, switch 16 characters unblock, switch 17 most significant, block 18 controls, input 19 sets the number of the device parameter, input 20 sets the accuracy of the device, input 2 and Ktovyh pulses of the device, input 22 tasks of the order of the device, input 23 of the initial installation of the device, input 24 start the device, and output 25 of the device. The control unit 18 comprises the first 26 and second 27 triggers, the elements OR 28, the counter 29, the comparison node 30, the first 31 and second 32 And elements, the first 33 and second 34 delay elements. In the device, the first output of the control unit 18 is connected to the control input of the switch of 16 characters; with the inputs of the function generators 1, the outputs of which are connected to the information inputs of the corresponding shift blocks 2, the outputs of each of the ri blocks. The 2 shifts are connected to the first inputs of the OR elements 3 of the corresponding group, the outputs of which are connected to the first information inputs of the corresponding adders 4 bins, the information outputs of which are connected to the information inputs of the adder 15 of the normal norms and the corresponding coding elements 5 with priority, the outputs of which are connected to the inputs of the corresponding registers of the 6 high-order bits, the outputs of which are connected to the group of information inputs of the switch, 17 high-order bits and the information inputs of the The corresponding decoders 7, the outputs of which are connected to the second inputs of the elements OR of the corresponding group of elements of the NRMS 3 and the information inputs of the corresponding adders 8 of the desired function, the outputs of the characters of the adders 4 junction are connected to the information inputs of the corresponding triggers 9, the outputs of which are connected to the information inputs of the switch 16 characters nev zou. and the first inputs of the corresponding elements And 10, the outputs of which are connected to the first inputs of the corresponding elements OR 13 and the inputs of the characters of the corresponding adders 8 of the desired function. The input 19 of the device’s numerical parameter setting is connected to the first inputs of each of the cyNTMaators 12, the second inputs of which are connected to the output of the higher order switch 17, and the outputs of the address adders 12 are connected to the control inputs of the respective blocks 2 of the shift, the output of the 16 characters Sok is connected to the second inputs of the elements of the IPI 13, the outputs of which are connected through the corresponding elements NOT 11 to the second information inputs of the adders 4 stresses. The output of the adder 15 of the norm is connected to the first input of the comparator unit 14, the second input of which is connected to the input 20 of the accuracy setting of the device. The outputs of the adders 8 of the desired function are connected to the outputs 25 of the device. The output of the OR element 28 of the control unit 18 is connected to the first input of the first element AND 31 of the control unit 18, the second input of which is connected to the output of the first trigger 26 of the control unit 18, the input of which is set to zero is connected to the output of the comparison unit 14, the output of the first element 31 of the block 18 control is connected through the first delay element 33 to the installation input to the unit of the second trigger 27 of the control unit 18, the output of which is connected to the input of the second element 32 of the control unit 18, the second input of which is connected to the input 21 of clock pulses structure. The output of the second element AND 32 of the control unit 18 is connected to the control inputs of the switch 16 characters and without the counter input of the counter 29 of the control unit 18, the output of which is connected to the first input of the comparison unit 30 of the control unit 18, the second input of which is connected to the input 22 dca device. The output of the first element AND 31 of the control unit 18 is connected to the control inputs of the coding elements 5 with priority and flip-flops 9, the installation input to the unit of the first trigger 26 is connected to the input 23 of the initial installation of the device, the output of the comparison node 30 is connected to the control inputs of the decipher 7, the input of the zero control of the second trigger 27 of the control unit 18 and through the second delay element 34 is connected to the first input of the element OR 28 of the control unit 18, the second input of which is connected to the device start input 24. The proposed device implements a modified method of successive approximations, the increment of the function is calculated by the formula tierfeo / gjxjlj) i, Z, -, n, where 5 is the base of the number system adopted by the devices; k is the iteration number; ) - - value of trace on iteration, H () n (H (X () - Db ± 1s (x.5.) x (s), where 1 (x-5 -) is the core of the integral equation, L - numerical parameter; integration step. The increment of the desired function at each iteration at the i-th point is equal to the highest order value (we denote its address in 2), the gap obtained at the previous iteration at the same point, and the increment sign is defined 1 4. P is made by a non-square sign. The iterative process is terminated if the condition is satisfied, 1H {M | where G is the given accuracy of the solution of the integral equation. The proposed device works as follows Before starting, the initial approximation of the function S- (x.) "O is entered into the adders 8 of the desired function, and the corresponding value of the constraint o (x;) (x;) (E (xr is the right part of the integral equation in adders 4 are not closed. The input 19 of the setting of the numerical parameter of the device gives the value m determined from the ratio HL to the input 20 to set the accuracy of the device — the value of the given accuracy r, to the input 21 clock pulses of the device are received clock pulses the value is in the order of p. Then, the initial setup signal is sent to the initial setup input 23, and the Starting signal is sent to the device start input 24, after which the device starts its operation. When the next kth iteration is performed on the signal of control unit 18, coding elements 5 with priority take the addresses of the high bits of the corresponding bins calculated for I - 1 iterations, which are stored for storage in the registers of the 6 high bits of the low bits, and they come to a group of inputs of the switch 17 high bits. The triggers 9 select the characters of the same language that are supplied to the switch input group of 16 characters and to the information inputs of the AND 10 elements. Then the control unit 18 successively h signals to the inputs of the function generators 1 and the control inputs of the characters of the characters 16 and the most significant bits 17. In this case, the addresses of the most significant bits 1: of all nets are sequentially received at the second inputs of the adders 12 of the address where the addition occurs, € j. The amount received is fed to the control inputs of the shift blocks 2. The generators 1 of the functions appear consecutively according to the words, in parallel according to the discharge values of the cores (- 5j), which through the shift blocks 2, where the shift k (Xj 5 /) occurs by t + j times to the right, and the group of elements OR 3 arrive The first information inputs of the adders 4 are left, where they are added or subtracted depending on the sign of the restraint, I-- ji are successively received from the output of the switch, 16 signs, the rest of them, through the elements OR 13 and the elements NOT (the sign changes to opposite) the second info {The abduction inputs of adders 4 neoc. Thus, in adders 4, the sizes are calculated to be Db y} (/ x. 5-IUl I) id./S-jj which are added to the values of the variables g |. (X) stored in the same adders. After that, the control unit 18 outputs a signal to the decoders 7, the elements And 10 and the adder 15 of the norm of the disc. From the output of the decoders 7, the values of the higher bits of the E – s – 1 – 1 necks are fed to the adders 8 of the desired function, and the non-idle characters, i.e. Adders 8 are supplied with an increment of the function Doo (xr. In adders 8, the increments of the functions are added to the values of the function W.x,) obtained for the previous iteration. The increments of the function from the output of the decoders 7 also go through the group of elements OR 3 to the adders 4, the signs of these increments from the output of the elements AND 10 also go to the adders 4, the laws through the elements OR 13 and NOT 11. This achieves 4 the difference of the values of the constant Ej (x), which arrive at the adder 15 of the norm of the trace, where the calculation of the value takes place (This value is compared in comparison block 14 with the value of g, which characterizes the accuracy of solving the integral equation. If, then the process This is completed. From the output of the circuit of the comparator unit 14, the signal enters the control unit 18, which stops the operation of the device.When the signal from the output of the comparator unit 14 is not received and the next iteration is executed in the same way.After the kth iteration in the adders 8 of the desired function The values of the function Vc are contained (xp, which are fed to the outputs of the device 25, and in the adders 4 masks - the values of the corresponding constraints € (x). In control block 18, the Initial Setup signal sets the first trigger 26 to the state opening the first AND 31 element. The Start signal (the beginning of the first iteration) through the OR 28 element and the first AND 31 element to the control inputs of the coding elements 5 with priority and triggers 9 Through the first delay element 33, the delayed signal arrives at the second trigger 27, which opens the second element 32. At the same time, the clock pulses from the input 21 of the device are fed to the inputs of the function generators 1 and the control inputs of the back switch signs 16 and the leading bits 17 until the comparison node 30, which compares the magnitude of the order and arriving from the input 22, specifying the order of the device, with the number of pulses arriving at the counter 29, does not emit a signal to the trigger 27, which is blocked by the second element And 32, stopping the flow of pulses. The signal from the comparison node 30 is fed to the control inputs of the decoder 7, elements 10, the norm 15 norm, and through the second delay element 34, the element OR 28, starting the next iteration and so on. After reaching the specified accuracy of solving the integral equation, the comparison unit 14 generates a signal: to the first trigger 26, which locks the first element 31, to stop the operation of the control unit and the entire device. When solving the Fredholm integral equations of the second kind by the method of simple iteration on a universal computer, in order to execute one iteration, it is required to execute h multiplication operations, 2h addition operations and and pereschka operations. It is assumed that the known functions — the core and the right part of the integral equation — are calculated in advance and stored in a memory device. The execution time on the BESM-6 computer is as follows: multiplying - 2 MKCJ addition - 1.4 µs; backfilling - 0.65 µs.

11eleven

Если дл решени интегрального уравнени необходимо вьтолнить ft итераций, то врем Т решени его на ЭВМ БЭСМ-6 составитIf to solve the integral equation it is necessary to execute ft iterations, then the time T of solving it on the BESM-6 computer will be

Б |Ч(2п + 2п-1,4 + О.бЗЬ) B | H (2n + 2n-1.4 + O.bzb)

Л(2Ь2 + 3,45h) МКС. L (2b2 + 3.45h) ISS.

При решении того же уравнени на предлагаемом устройстве врем выполнени одной итерации примерно равно времени работы одной из h строк. Дл вьшолнени одной итерации в устройстве требуетс вьтолнить одну операцию вьзделени адреса старшего разр да нев зки и ее знака соответственно в кодирующем элемента 5 с приоритетом и триггере 9, п + 1 операций сложени в сумматоре 4, одну операцию сложени в сумматоре 8 и и операций сложени в сумматоре 15 вычислени нормы нев зки (здесь также полагаем, что значени дра и правой части интегрального уравнени были вычислены зарац е). Врем выпрлWhen solving the same equation on the proposed device, the execution time of one iteration is approximately equal to the operating time of one of the h lines. To perform one iteration in the device, it is required to execute one operation to allocate the address of the higher bit rank and its sign, respectively, in coding element 5 with priority and trigger 9, n + 1 addition operations in adder 4, one addition operation in adder 8 and addition operations in the adder 15, the calculation of the norm of the trace (here we also assume that the values of the core and the right side of the integral equation were calculated as contamination e). Vyprl time

08444 208444 2

нени операции сложени в устройстве 1 МКС. Врем выполнени операции выделени адреса можно прин ть равным 1 МКС. Учитыва , что число ите5 раций, необходимое дл решени интегрального уравнени на предлагаемом устройстве, равно (1 - 3)N , the addition of the operation of addition in the device 1 of the ISS. The execution time of the address allocation operation can be taken to be 1 ISS. Taking into account that the number of iterations required to solve the integral equation on the proposed device is (1 - 3) N,

врем Т„ j этого решени составл етthe time T „j of this solution is

(1 - 3)М (2п + 3) МКС. Т, (1 - 3) M (2p + 3) ISS. T,

Поделив Т на Т, определим число f, показывающее, во сколько раз быстрее решаютс интегральные уравнени на предлагаемом устройстве по сравнению с временем решени их на универсальной ЭВМоЭСМ-бDividing T by T, we determine the number f, which shows how many times faster the integral equations are solved on the proposed device as compared to the time of their solution on a universal computer-ESEM-6

,, 2h -н 3,45п.,, 2h -n 3.45p.

(1 - 3)(2гГГЗ) (1 - 3) (2GGZ)

Из полученного выражени видно, что при п 100From the expression obtained, it can be seen that for n 100

2-100 ч- 3,45МОО 2-100 h - 3.45 MOO

(1 - 3)(2-100 + 3) (1 - 3) (2-100 + 3)

ггyy

г1r1

99

тt

i.i.

1.W,T71.W, T7

тt

8eight

qpuff.2qpuff.2

ff 7. to, 15ff 7. to, 15

Claims

DEVICE FOR SOLVING FEDGOLM'S INTEGRAL SOLUTIONS, comprising η function generators and shift units, n residual adders, a residual sign switch and a control unit, the first output of the control unit being connected to the control input of the residual sign switch and to the inputs of the function generators whose outputs are connected to information inputs of the corresponding shift blocks, characterized in that, in order to improve performance, η groups of OR elements, n coding elements with priority, η high-order registers are introduced into it of residuals, η decoders, η adders of the desired function, η triggers, and AND elements, p elements NOT, η address adders, η OR elements, a comparison unit, a residual norm adder, a senior switch, and the outputs of each of η shift blocks are connected with the first inputs of the OR elements of the corresponding group, the outputs of which are connected to the first information inputs of the corresponding residual adders, the information ** outputs of which are connected to the information inputs of the residual adder and the corresponding coding elements with priority, the outputs of which are connected to the inputs of the corresponding registers of the senior bits of the residues, the outputs of which are connected to the group of information inputs of the switch of the senior bits of the residuals and the information inputs of the corresponding decoders, the outputs of which are connected to the second inputs of the OR elements of the corresponding group of OR elements and the information inputs of the corresponding adders of the desired function, the outputs of the signs of the adders, residuals are connected to the information. the inputs of the corresponding triggers, the outputs of which are connected to the information inputs of the switch of the residual signs and the first inputs of the corresponding elements AND, the outputs of which are connected to the first inputs of the corresponding OR elements and the inputs of the signs of the corresponding adders of the desired function, the input of the job of the numerical parameter of the device is connected to the first inputs of each of h adders addresses, the second inputs of which are connected to the output of the switch of the senior digits of the residuals, and the outputs of the adders of the addresses are connected to the control inputs respective shift blocks, yield signs residuals switch connected to the second inputs of OR elements, outputs of which are connected through respective NOT elements with second information input adders

SU .... 1108444 residuals, the output of the residual norm adder is connected to the first input of the comparison unit, the second input of which is connected to the input of the accuracy of the device, the output of the adders of the desired function are connected to the outputs of the device, and the control unit contains two triggers, an OR element, a counter, | comparison node, two AND elements, two delay elements, wherein the output of the OR element of the control unit is connected to the first input of the first AND element of the control unit, the second input of which is connected to the output of the first trigger of the control unit, the zero input of which is connected to the output of the comparison unit, the output the first AND element of the control unit is connected: through the first delay element from the installation input to the unit of the second trigger of the control unit, the output of which is connected to the input of the second AND element of the control unit, the second input of which is connected inen with the input of the device’s clock pulses, the output of the second element AND of the control unit is connected to the control inputs of the switch of the residual signs and to the counting input of the counter of the control unit, the output of which is connected to the first input of the comparison unit of the control unit, the second input of which is connected to the input of the device order the first element AND of the control unit is connected to the control inputs of priority coding elements and triggers, the installation input to the unit of the first trigger is connected to the input of the initial installation oystva, comparison output node connected to control inputs of decoders, input for setting to zero .vtorogo trigger control unit and via a second delay element coupled to the first input of the OR gate control unit, a second input coupled to an input device startup.