SU1095434A1 - Device for selecting frame synchronization marker - Google Patents

Device for selecting frame synchronization marker Download PDF

Info

Publication number
SU1095434A1
SU1095434A1 SU833547296A SU3547296A SU1095434A1 SU 1095434 A1 SU1095434 A1 SU 1095434A1 SU 833547296 A SU833547296 A SU 833547296A SU 3547296 A SU3547296 A SU 3547296A SU 1095434 A1 SU1095434 A1 SU 1095434A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
counter
inputs
threshold
Prior art date
Application number
SU833547296A
Other languages
Russian (ru)
Inventor
Вячеслав Кириллович Хороших
Вячеслав Владимирович Плугин
Original Assignee
Предприятие П/Я Г-4149
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4149 filed Critical Предприятие П/Я Г-4149
Priority to SU833547296A priority Critical patent/SU1095434A1/en
Application granted granted Critical
Publication of SU1095434A1 publication Critical patent/SU1095434A1/en

Links

Abstract

УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ МАРКЕРА КАДРОВОЙ СИНХРОНИЗАЦИИ , содержащее сдвиговый регистр и блок пам ти, выходы разр дов которых подключены к соответствующим входам блока сравнени , элемент ИЛИ-НЕ, элементы И, счетчик формата кадра, формирователь строба и первый инвертор, отличающеес  тем, что, с целью повышени  помехоустойчивости , в него введены элементы ЗИ, коммутатор порогов, дополнительные блоки сравнени , формирователь сигнала переключени  порогов, реверсивный счетчик и второй инвертор, при этом выходы .коммутатора порогов и выходы блока сравнени  подключены к соответствующим входам первого дополнительного блока сравнени , выход которого подключен к первым входам первого и второго элементов ЗИ непосредственно и через первый инвертор - к первому входу третьего элемента ЗИ, второй вход которого объединен со вторым входом первого элемента ЗИ и подключен к выходу счетчика формата кадра, выход первого элемента ЗИ подключен к суммирующему входу реверсивного счетчика и первому входу первого элемента И, выход третьего элемента ЗИ подключен к вычитающему входу реверсивного счетчика и первому входу второго элемента И, выход которого и выход первого элемента И через элемент ИЛИ-НЕ подключены к счетному входу реверсивного счетчика, выход второго элемента ЗИ подключен к входу «Установка О реверсивного счетчика и через формирователь строба - к входу сброса счетчика формата кадра, а выходы разр дов реверсивного счетчика подключены к входам второго и третьего дополнительных блоков сравнени , выход второго дополнительного блока сравнени  подключен к третьему входу первого элемента ЗИ и первому входу формировател  сигнала переключени  порогов, а выход третьего дополнительного блока сравнени  подключен к третьему входу третьего элемента ЗИ, второму входу формировател  сигнала переключени  порогов, выход (Л которого подключен к входу коммутатора порогов и через второй инвертор - к второму входу второго элемента ЗИ, тактовый вход сдвигового регистра объединен с соответствующим входом счетчика формата кадра, вторыми входами первого и второго элементов И и с третьим входом второго элемента ЗИ и  вл етс  входом тактового со сигнала, управл ющие входы коммутатора 01 порогов  вл ютс  соответственно входами .i сигнала порога начального обнаружени  и сигнала порога подтверждени , управл юсо щий входы второго и третьего дополнитель4 ных блоков сравнени   вл ютс  соответственно входами сигнала синхронной работы и сигнала выхода из синхронной работы, а выход счетчика :формата кадра  вл етс  выходом устройства.A DEVICE FOR ISOLATING A PERSONNEL SYNCHRONIZATION MARKER, containing a shift register and a memory block, the bit outputs of which are connected to the corresponding inputs of the comparison unit, the element OR NOT, the AND elements, the frame format counter, the strobe driver and the first inverter, characterized in that In order to improve noise immunity, elements of DI, a threshold switch, additional comparison blocks, a threshold switching signal generator, a reversible counter and a second inverter are introduced, and the threshold switch outputs and you The unit of the comparison unit is connected to the corresponding inputs of the first additional comparison unit, the output of which is connected to the first inputs of the first and second ZI elements directly and through the first inverter to the first input of the third ZI element, the second input of which is combined with the second input of the first ZI element and connected to the output the frame format counter, the output of the first ZI element is connected to the summing input of the reversible counter and the first input of the first And element, the output of the third ZI element is connected to the subtractive input reversible counter and the first input of the second element AND, whose output and output of the first element AND through the OR element are NOT connected to the counting input of the reversible counter, the output of the second ZI element is connected to the input "Setting About the reversing counter and through the gate driver frame, and the outputs of the bits of the reversible counter are connected to the inputs of the second and third additional comparison blocks, the output of the second additional comparison block is connected to the third input of the first ZI element and the first the th input of the threshold switching signal generator, and the output of the third additional comparison unit is connected to the third input of the third ZI element, the second input of the threshold switching signal generator, the output (L of which is connected to the input of the threshold switch and through the second inverter to the second input of the second ZI element, clock the input of the shift register is combined with the corresponding input of the frame format counter, the second inputs of the first and second And elements and the third input of the second ZI element and is the input of the clock From the signal, the control inputs of the switch 01 thresholds are respectively the inputs .i of the initial detection threshold signal and the confirmation threshold signal, the control inputs of the second and third additional comparison units are the inputs of the synchronous operation signal and the output signal of the synchronous operation, respectively counter output: the frame format is the output of the device.

Description

Изобретение относитс  к устройствам дл  генерации и распределени  синхронизирующих импульсов, а именно к системам синхронизации приемной аппаратуры многоканальных линий св зи с передачей непрерывного информационного потока, разделенного на информационные кадры. Известно устройство кадровой синхронизации , содержащее сдвиговый регистр, блок пам ти синхрослова, в котором обнаруживаетс  заранее заданный код, имеющий известное число разр дов 1. Недостатком этого устройства  вл етс  невысока  помехоустойчивость в результате искажени  информационных символов, так как искажение одного из символов приводит к сбою всего устройства. Наиболее близким к предлагаемому  вл етс  устройство дл  выделени  маркера кадровой синхронизации, содержащее сдвиговый регистр и блок пам ти,, выходы разр дов которых подключены к соответствующим входам блока сравнени , элементы ИЛИ-НЕ, элементы И, счетчик формата кадра, формирователи строба, а также элемент НЕ, Dтриггер и ключи, причем разр дные выходы блока сравнени  соединены с входами первого элемента ИЛИ-НЕ, выход которого подключен к первому входу первого элемента И, второй вход которого соединен с инверсным выходом D-триггера, а выход - с входом первого формировател  строба, выход которого соединен с входом установки исходнбго .состо ни  счетчика формата кадра, старшие разр дные выходы блока сравнени  соединены с входами второго элемента ИЛИ НЕ, выход которого соединен с первым входом второго элемента И и информационным входом D-триггера, вход синхронизации которого соединен с выходом элемента НЕ, выход счетчика формата кадра соединен с входом второго формировател  строба, выход которого соединен с выходом элемента НЕ и вторым входом второго элемента И, выход которого соединен с nefpBbiM входом третьего элемента И, второй вход которого соединен с пр мым выходом D-триггера 2. Недостатком известного устройства  вл етс  низка  помехоустойчивость. Цель изобретени  - повышение помехоустойчивости . Поставленна  цель достигаетс  тем, что в устройство дл  выделени  маркера кадровой синхронизации, содержашее сдвиговый регистр и блок пам ти, выходы разр дов которых подключены к соответствующим входам блока сравнени , элемент ИЛИ-НЕ, элементы И, счетчик формата кадра, формирователь строба и первый инвертор, введены элементы ЗИ, коммутатор порогов, дополнительные блоки сравнени , формирователь сигнала переключени  порогов, реверсивный счетчик и второй инвертор, при этом выходы коммутатора порогов и выходы блока сравнени  подключены к соответствующим входам первого дополнительного блока сравнени , выход которого подключен к первым входам первого и второго элемента 3 И непосредственно и через первый инвертор - к первому входу третьего элемента ЗИ, второй вход которого объединен со вторым входом первого элемента ЗИ и подключен к выходу счетчика формата кадра, выход первого элемента ЗИ подключен к суммирующему входу реверсивного счетчика и первому входу первого элемента И, выход третьего элемента ЗИ подключен к вычитающему входу реверсивного счетчика и первому входу второго элемента И, выход которого и выход первого элемента И через элемент ИЛИ-НЕ подключены к счетному входу реверсивного счетчика, выход второго элемента ЗИ подключен к входу «Установка О реверсивного счетчика и через формирователь строба - к входу сброса счетчика формата кадра, а выходы разр дов реверсивного счетчика подключены к входам второго и третьего дополнительных блоков сравнени , выход второго дополнительного блока сравнени  подключен к третьему входу первого элемента ЗИ и первому входу формировател  сигнала переключени  порогов, а выход третьего дополнительного блока сравнени  подключен к третьему входу третьего элемента ЗИ, второму входу формировател  сигнала переключени  порогов,-выход которого подключен к входу коммутатора порогов и через второй инвертор - к второму входу второго элемента ЗИ, тактовый вход сдвигового регистра объединен с соответствующим входом счетчика формата кадра, вторыми входами первого и второго элементов И и с третьим входом второго элемента ЗИ и  вл етс  входом тактового сигнала, управл ющие входы коммутатора порогов  вл ютс  соответственно входами сигнала порога начального обнаружени  и сигнала порога подтверждени , а управл ющие входы второго и третьего дополнительных блоков сравнени   вл ютс  соответственно входами сигнала синхронной работы и сигнала выхода из синхронной работы, а выход счетчика формата кадра  вл етс  выходом устройства . На чертеже представлена структурна  электрическа  схема устройства дл  выделени  маркера кадровой синхронизации. Устройство дл  выделени  маркера кадровой синхронизации содержит сдвиговый регистр 1, блок 2 сравнени , блок 3 пам ти, коммутатор 4 порогов, первый 5, второй 6 и третий 7 дополнительные блоки сравнени , первый 8, второй 9 и третий 10 элементы ЗИ, элемент ИЛИ-НЕ 11, счетчик 12 формата кадра, формирователь 13 строба, формирователь 14 сигнала переключени  порогов, реверсивный счетчик 15, первый 16 и второй 17 элементы И, первый 18 и второй 19 инверторы . Устройство работает следующим образом. На входы сдвигового регистра 1 поступает поток цифровой информации и тактова  частота. С выхода эта информаци , представленна  в параллельном двоичном коде X ... Хп, поступает на вход блока 2 сравнени . На соответствующие входы блока 2 сравнени  поступает с выхода блока 3 пам ти кадрова  синхропоследовательность (КСП), представленна  также в параллельном двоичном коде Y ...Yn. При поступлеНИИ в сдвиговый регистр 1 КСП на выходе блока 2 сравнени  формируетс  код числа совпавщих разр дов F ... FK, поступающий на входы первого дополнительного блока 5 сравнени . В случае превышени  кода порога начального обнаружени , поступающего первоначально с выхода коммутатора 4 порогов на соответствующие входы первого дополнительного блока 5 сравнени  Z ...Zn, на выходе первого дополнительного блока 5 сравнени  по вл етс  импульс уровн  логической единицы, открывающий первый элемент ЗИ 8 и через первый инвертор 18 блокирующий третий элемент ЗИ 10, а также после прохождени  через второй элемент ЗИ 9 поступающий на вход формировател  13 строба и устанавливающий код со значением нул  на выходе реверсивного счетчика 15. Сигнал с выхода формировател  13 строба производит начальную установку счетчика 12 формата кадра. После установлени  кода со значением нул  на выходе реверсивного счетчика 15 происходит срабатывание третьего дополнительного блока 7 сравнени , на соответствующие входы которого поступает извне сигнал выхода из синхронной работы, представл ющий собой код отрицательного числа, на его выходе по вл етс  сигнал со значением логической единицы, блокирующий прохождение последующих импульсов кадровой синхронизации через второй элемент 3 И 9 и открывающий третий элемент ЗИ 10. По окончании цикла работы счетчика 12 формата кадра на его выходе формируетс  маркер кадровой синхронизации, поступающий на второй вход первого элемента ЗИ 8, при этом на его третьем входе присутствует сигнал уровн  логической единицы, формируемой вторым дополнительным блоком 6 сравнени , поскольку на выходе реверсивного счетчика 15 присутствует код со значением нул , меньщий чем код начала синхронной работы, задаваемый извне. При выделении первым дополнительным блоком 5 сравнени  очередного сигнала кадровой синхронизации, вырабатываемого счетчиком 12, на выходе элемента ЗИ 8 по вл етс  сигнал, разрещающий счет «в плюс реверсивного счетчика 15, а также прохождение импульса тактовой частоты через первый элементы И 16 и элемент ИЛИ-НЕ 11 на его счетный вход, при этом в реверсивный счетчик 15 записываетс  код со значением единицы . После прихода второго импульса кадровой синхронизации и совпадени  его с маркером кадровой синхронизации в реверсивный счетчик 15 записываетс  код со значением двойки и т. д. При прен ышении кодом реверсивного счетчика 15 начала синхронной работы на выходе второго дополнительного блока 6 сравнени  по вл етс  сигнал уровн  логического нул , блокирующий первый элемент ЗИ 8 (при этом реверсивный счетчик 15 переходит в режим хранени  записанного в него кода) и поступающий на формирователь 14 сигнала переключени  порогов, на выходе которого по вл етс  сигнал, производ щий переключение кодов порогов коммутатора.4 порогов. Дальнейщее сравнение кода числа совпавших разр дов производитс  с кодом порога подтверждени  КСП, который в зависимости от требований к каналу синхронизации может быть меньщим, чем код порога начального обнаружени , или равным ему. В случае необнаружени  в сдвиговом регистре 1 в ожидаемый момент времени КСП или в случае непревыщени  кода порога подтверждени  КСП кодом числа совпавщих разр дов на выходе первого дополнительного блока 5 сравнени  присутствует сигнал уровн  логического нул , который после прохождени  через первый инвертор 18 открывает третий элемент ЗИ 10, на выходе которого после прихода с выхода счетчика 12 маркера кадровой синхронизации по вл етс  сигнал логической единицы, разрешающий счет «в минус реверсивного счетчика и прохождение импульса тактовой частоты на его счетный вход через элементы 16 и 8. Код нового числа на выходе счетчика будет на единицу меньще предыдущего. При повторном невыделении на выходе блока 5 сравнени  в ожидаемый момент времени импульса приход щей КСП код на выходе реверсивного счетчика уменьшаетс  еще на единицу и т. д. При этом устройство продолжает формировать маркер кадровой синхронизации до тех пор, пока код числа на выходе синхронного счетчика не станет меньше кода выхода из синхронной работы. В этом случае на выходе блока 2 сравнени  по вл етс  сигнал, с уровнем логической единицы, открывающий элемент ЗИ 10, а также поступающий на схему формировани  сигнала начального обнаружени  и подтверждени  КСП, сигнал на выходе которого мен ет пол рность и производит подключение на входы блока 5 сравнени  кода порога начального обнаружени  КСП. После поступлени  в сдвиговый регистр 1 КСП происходит сброс через элемент ЗИ 10 реверсивного счетчика и через формировател, строба - счетчика формата кадра, т. е. установление новой фазы маркера кадровой синхронизации .The invention relates to devices for generating and distributing clock pulses, namely, synchronization systems of receiving equipment of multi-channel communication lines with transmission of a continuous information flow divided into information frames. A frame synchronization device containing a shift register, a sync word memory block, in which a predetermined code having a known number of bits 1 is detected, is known. A disadvantage of this device is a low noise immunity as a result of distortion of information symbols, since distortion of one of the symbols leads to failure the entire device. The closest to the present invention is a device for allocating a frame synchronization marker, which contains a shift register and a memory block, the outputs of which bits are connected to the corresponding inputs of the comparison unit, OR-NOT elements, AND elements, frame format counter, strobe drivers, and the element NOT, Dtrigger and keys, and the bit outputs of the comparison unit are connected to the inputs of the first element OR NOT, the output of which is connected to the first input of the first element AND, the second input of which is connected to the inverse output of the D-flip-flop, and the output is connected to the input of the first gate generator, the output of which is connected to the installation input of the frame format counter, the higher bit outputs of the comparison unit are connected to the inputs of the second element OR NOT, the output of which is connected to the first input of the second element AND and information input D -trigger, the synchronization input of which is connected to the output of the NOT element, the output of the frame format counter is connected to the input of the second gate generator, the output of which is connected to the output of the NOT element and the second input of the second element AND, output nefpBbiM which is connected to the input of the third AND gate, a second input coupled to a direct output of D-flip-flop 2. The disadvantage of the known device is the low noise immunity. The purpose of the invention is to improve noise immunity. The goal is achieved by the fact that a device for allocating a frame synchronization marker, containing a shift register and a memory block, the bit outputs of which are connected to the corresponding inputs of the comparison unit, the element OR NOT, the AND elements, the frame format counter, the strobe driver and the first inverter , the elements of the PD, the threshold switch, additional comparison blocks, the threshold switching signal generator, the reversible counter, and the second inverter are entered; the threshold switch outputs and the comparison block outputs are connected the corresponding inputs of the first additional comparison unit, the output of which is connected to the first inputs of the first and second element 3 And directly and through the first inverter to the first input of the third ZI element, the second input of which is combined with the second input of the first ZI element and connected to the output of the frame format counter, the output of the first element ZI is connected to the summing input of the reversible counter and the first input of the first element I, the output of the third element ZI is connected to the subtractive input of the reversible counter and the first input for the second element I, whose output and the output of the first element I are connected through the OR-NOT element to the counting input of the reversible counter, the output of the second element of the GI is connected to the input “Setting O reversible counter” and through the gate driver to the reset input of the frame format counter, and the outputs the bits of the reversible counter are connected to the inputs of the second and third additional comparison blocks, the output of the second additional comparison block is connected to the third input of the first ZI element and the first input of the signal conditioner switch the thresholds, and the output of the third additional comparison unit is connected to the third input of the third ZI element, the second input of the threshold switching signal generator, whose output is connected to the input of the threshold switch and via the second inverter to the second input of the second ZI element, the clock input of the shift register is combined with the corresponding input of the frame format counter, the second inputs of the first and second And elements and the third input of the second ZI element and is the clock input that controls the inputs of the switch These are the inputs of the initial detection threshold signal and the confirmation threshold signal, and the control inputs of the second and third additional comparison blocks are the inputs of the synchronous operation signal and the output signal of the synchronous operation, respectively, and the output of the frame format counter is the output of the device. The drawing shows a block diagram of a device for identifying a frame synchronization marker. A device for allocating a frame synchronization marker contains a shift register 1, a comparison unit 2, a memory block 3, a switch 4 thresholds, the first 5, the second 6 and the third 7 additional comparison blocks, the first 8, the second 9 and the third 10 ZI elements, the OR element NOT 11, frame format counter 12, strobe driver 13, threshold switching signal generator 14, reversible counter 15, first 16 and second 17 And elements, first 18 and second 19 inverters. The device works as follows. The inputs of the shift register 1 receives a stream of digital information and a clock frequency. From the output, this information, represented in parallel binary code X ... Xn, is fed to the input of block 2 comparison. The frame sync sequence (PCB) output from the memory block 3 memory output to the corresponding inputs of the comparison unit 2 is also presented in the parallel binary code Y ... Yn. Upon receipt in the shift register 1 of the PSC, at the output of the comparison block 2, a code of the number of matching bits F ... FK is input to the inputs of the first additional comparison block 5. In the event that the initial detection threshold code initially arriving from the switch 4 output thresholds exceeds the corresponding inputs of the first additional comparison block Z ... Zn, the output of the first additional comparison block 5 appears in a logic unit level pulse that opens the first element of the 8 and through the first inverter 18, the blocking third element ZI 10, as well as after passing through the second element ZI 9, arriving at the input of the gate generator 13 and setting the code with the value zero at the output of the reversible counter Single 15. The signal from the output of the gate 13 produces the initial setting of the counter 12 frame format. After establishing a code with a value of zero at the output of the reversible counter 15, the third additional comparison block 7 is triggered, to the corresponding inputs of which an outgoing synchronous operation signal, which is a code of a negative number, arrives, a signal with the value of logical unit appears at its output, blocking the passage of subsequent frame synchronization pulses through the second element 3 and 9 and opening the third element ZI 10. At the end of the cycle of operation of the counter 12 of the frame format at its output the frame synchronization marker is supplied to the second input of the first element ZI 8, while at its third input there is a signal of the level of the logical unit generated by the second additional comparison unit 6, since the output of the reversing counter 15 contains a code with a value of zero less than the start code of the synchronous work, asked from the outside. When the first additional block 5 compares the next frame synchronization signal produced by the counter 12, a signal appears at the output of the ZI element 8 that enables the counting in plus the reversing counter 15, as well as the passage of a clock pulse through the first AND 16 element and the OR element A NOT 11 is written to its counting input, and a code with a value of one is written to the reversible counter 15. After the second frame synchronization pulse arrives and coincides with the frame synchronization marker, the reversible counter 15 records a code with a value of two, etc. If the reverse counter 15 code starts synchronous operation, the output level signal appears at the output of the second additional comparison unit 6 zero, blocking the first element ZI 8 (in this case, the reversible counter 15 switches to the storage mode of the code recorded in it) and arrives at the threshold switching signal generator 14, the output of which is It is a signal that is produced conductive switching thresholds kommutatora.4 codes thresholds. Further comparison of the code of the number of matched bits is made with the confirmation threshold code of the PSC, which, depending on the requirements for the synchronization channel, may be less than or equal to the initial detection threshold code. If the shift register 1 is not detected at the expected time of the PCB or if the confirmation threshold of the PCB is not exceeded by the code of the number of matching bits at the output of the first additional comparator unit 5, a logic level zero signal is present, which, after passing through the first inverter 18, opens the third element ZI 10 , at the output of which, after arrival from the output of the counter 12 of the frame synchronization marker, a signal of a logical unit appears, allowing the count to be in the minus of the reversible counter and the passage of a pulse ktovoy frequency at its counting input through the elements 16 and 8. The code of the new number at the output of the counter will be one less than the previous one. When the comparison block 5 is not highlighted at the expected moment of the incoming CSB pulse, the code at the output of the reversing counter is further reduced by one, etc. At the same time, the device continues to generate a frame synchronization marker until the code of the output at the synchronous counter is will be less exit code from synchronous operation. In this case, at the output of the comparison unit 2, a signal appears, with the level of the logical unit, the opening element of the ZI 10, as well as arriving at the PCS initial signal formation and confirmation circuit, the signal at the output of which changes polarity and makes the connection to the block inputs 5 Comparison of the threshold code of the initial detection of the PSC. After entering the shift register 1, the PCB is reset through the ZI element 10 of the reversible counter and the frame format counter is used through the driver, the strobe - frame counter, i.e., the establishment of a new phase of the frame synchronization marker.

Все основные узлы предлагаемого устройства могут быть выполнены на микросхемах серий 155, 133, 1533 и т. д. Так, например, схема формировани  сигнала начального обнаружени  и подтверждени  КСП может быть построена на основе RS-триггера, в качестве которого используетс  микросхема 155ТМ2, коммутатор порогов начального обнаружени  и подтверждени  КСП - на основе микросхемы 533 КПП, схемы сравнени  кодов - на основе микросхемы 533 СП1, реверсивный счетчик- 155ИЕ7 и т. д.All the main components of the proposed device can be performed on ICs of the 155, 133, 1533 series, etc. For example, the initial detection and acknowledgment signal forming circuit of the PSC can be built on the basis of the RS flip-flop, which uses the 155TM2 chip, the switch the initial detection and acknowledgment thresholds of the PCB — based on the 533 CAT chip, the code comparison circuit — on the basis of the 533 SP1 chip, the reversible counter — 155IE7, etc.

Технические преимущества предлагаемого устройства по сравнению с базовым объектом заключаетс  в следующем: поскольку установление новой фазы маркера кадровойThe technical advantages of the proposed device as compared with the base object are as follows: since the establishment of a new phase of the personnel marker

синхронизации происходит только в случае необнаружени  КСП - п-числа раз (где п - разности кода порога начала синхронной работы и кода выхода из синхронной работы), случайные сбои канала синхронизации не вли ют на работоспособность устройства в целом. synchronization occurs only if the PCB is not detected — n-times (where n is the difference between the start code of the synchronous operation and the exit code of the synchronous operation), random failures of the synchronization channel do not affect the performance of the device as a whole.

Схема позвол ет в зависимости от щумовой обстановки снижать требовани  к качеству принимаемого сигнала путем изменени  кодов порогов начального обнаружени  и подтверждени  КСП, а также кодов начала синхронной работы и выхода из синхрон ,ной работы, за счетчего происходит повыщение помехоустойчивости устройства по сравнению с ранее известными.The scheme allows, depending on the noise situation, to reduce the quality requirements of the received signal by changing the threshold codes for initial detection and confirmation of the PCB, as well as codes for the start of synchronous operation and exit from synchronous operation, which increases the noise immunity of the device compared to the previously known ones.

ВшдднаркераVshddnarker

Claims (1)

УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ МАРКЕРА КАДРОВОЙ СИНХРОНИЗАЦИИ, содержащее сдвиговый регистр и блок памяти, выходы разрядов которых подключены к соответствующим входам блока сравнения, элемент ИЛИ-НЕ, элементы И, счетчик формата кадра, формирователь строба и первый инвертор, отличающееся тем, что, с целью повышения помехоустойчивости, в него введены элементы ЗИ, коммутатор порогов, дополнительные блоки сравнения, формирователь сигнала переключения порогов, реверсивный счетчик и второй инвертор, при этом' выходы .коммутатора порогов и выходы блока сравнения подключены к соответствующим входам первого дополнительного блока сравнения, выход которого подключен к первым входам первого и второго элементов ЗИ непосредственно и через первый инвертор — к первому входу третьего элемента ЗИ, второй вход которого объединен со вторым входом первого элемента ЗИ и подключен к выходу счетчика формата кадра, выход первого элемента ЗИ подключен к суммирующему входу реверсивного счетчика и первому входу первого эле- • мента И, выход третьего элемента ЗИ под- ключен к вычитающему входу реверсивного счетчика и первому входу второго элемента И, выход которого и выход первого элемента И через элемент ИЛИ-НЕ подключены к счетному входу реверсивного счетчика, выход второго элемента ЗИ подключен к входу «Установка 0» реверсивного счетчика и через формирователь строба — к входу сброса счетчика формата кадра, а выходы разрядов реверсивного счетчика подключены к входам второго и третьего дополнительных блоков сравнения, выход второго дополнительного блока сравнения подключен к третьему входу первого элемента ЗИ и первому входу формирователя сигнала переключения порогов, а выход третьего дополнительного блока сравнения подключен к третьему входу треть- β его элемента ЗИ, второму входу формиро- $ вателя сигнала переключения порогов, выход которого подключен к входу коммутатора порогов и через второй инвертор — к второму входу второго элемента ЗИ, тактовый вход сдвигового регистра объединен с соответствующим входом счетчика формата кадра, вторыми входами первого и второго элементов И и с третьим входом второго элемента ЗИ и является входом тактового сигнала, управляющие входы коммутатора порогов являются соответственно входами сигнала порога начального обнаружения и сигнала порога подтверждения, управляющий входы второго и третьего дополнительных блоков сравнения являются соответственно входами сигнала синхронной работы и сигнала выхода из синхронной работы, а выход счетчика формата кадра является выходом устройства.DEVICE FOR ISSUING A FRAME SYNCHRONIZATION MARKER, containing a shift register and a memory block, the discharge outputs of which are connected to the corresponding inputs of the comparison unit, an OR-NOT element, AND elements, a frame format counter, a gate former and the first inverter, characterized in that, in order to increase noise immunity, ZI elements, a threshold switch, additional comparison blocks, a threshold switching signal generator, a reversible counter and a second inverter are introduced into it, while the threshold switch outputs and bloc outputs comparison eyes are connected to the corresponding inputs of the first additional comparison block, the output of which is connected to the first inputs of the first and second elements of the ZI directly and through the first inverter to the first input of the third element of the ZI, the second input of which is combined with the second input of the first element of the ZI and connected to the output of the counter of the frame format, the output of the first element of the ZI is connected to the summing input of the reverse counter and the first input of the first element • And the output of the third element of the ZI is connected to the subtracting input of the reverse the primary counter and the first input of the second AND element, the output of which and the output of the first AND element through the OR element are NOT connected to the counting input of the reversing counter, the output of the second ZI element is connected to the “Setting 0” input of the reversing counter and through the gate generator to the counter reset input frame format, and the outputs of the bits of the reversible counter are connected to the inputs of the second and third additional comparison units, the output of the second additional comparison unit is connected to the third input of the first element of the ZI and the first input of the form irovatelya switching signal thresholds, and the output of the third additional comparator is connected to the third input tret- its β coupler, the second input of the formation $ Vatel threshold switching signal whose output is connected to the input of threshold switch and through a second inverter - to the second input of the second coupler , the clock input of the shift register is combined with the corresponding input of the frame format counter, the second inputs of the first and second elements And and with the third input of the second element ZI and is the input of the clock signal, control The threshold inputs of the threshold switch are respectively the inputs of the initial detection threshold signal and the confirmation threshold signal, the control inputs of the second and third additional comparison blocks are respectively the inputs of the synchronous operation signal and the output signal from synchronous operation, and the output of the frame format counter is the output of the device.
SU833547296A 1983-01-21 1983-01-21 Device for selecting frame synchronization marker SU1095434A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833547296A SU1095434A1 (en) 1983-01-21 1983-01-21 Device for selecting frame synchronization marker

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833547296A SU1095434A1 (en) 1983-01-21 1983-01-21 Device for selecting frame synchronization marker

Publications (1)

Publication Number Publication Date
SU1095434A1 true SU1095434A1 (en) 1984-05-30

Family

ID=21047874

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833547296A SU1095434A1 (en) 1983-01-21 1983-01-21 Device for selecting frame synchronization marker

Country Status (1)

Country Link
SU (1) SU1095434A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Патент US № 3760355, кл. 340-146, кл. G 06 F 1/04, 1973. 2. Авторское свидетельство СССР № 752313, кл. G 06 F 1/04, 1980 (прототип). *

Similar Documents

Publication Publication Date Title
US4380762A (en) Polyfunction programmable data receiver
US4611336A (en) Frame synchronization for distributed framing pattern in electronic communication systems
SU1095434A1 (en) Device for selecting frame synchronization marker
US5303270A (en) Frame guard system
US5353018A (en) System for defining data transmission protocols in a multiplexing system
SU1539978A1 (en) Device for time division of pulsed signals
US3334331A (en) Common series double comparison circuit for a time division multiplex system
US5099474A (en) Digital exchange and its control method
SU1663775A1 (en) Frame synchronization marker detector
US5365224A (en) Error recovery arrangement in a time division multiplex data transmission system
SU1092730A1 (en) Pulse repetition frequency divider with variable division ratio
SU1040612A1 (en) Device for remote control of line channels of digital transmission systems
SU1401513A1 (en) Device for displaying information on gas-discharge indicator panel
SU1007189A1 (en) Device for time division of pulse signals
SU1387188A1 (en) Check system commutator
SU1188912A1 (en) Device for searching selective call
SU1378053A1 (en) Check device
RU2023309C1 (en) Device for receiving telecontrol programs
SU1314387A1 (en) Read-mostly memory
SU1746536A2 (en) Device for transmission of digital information
SU1264321A1 (en) Device for checking pulse sequence
SU1640705A1 (en) Device for controlling data transmission in multiprocessor systems
SU1606975A1 (en) Device for executing interruptions
SU1488806A1 (en) Unit for shaping interlock signal in case of switching power supply unit on/off
SU1241457A1 (en) Level distributor