SU1091227A1 - Устройство дл контрол оперативной пам ти - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор адреса, одни выходы которого  вл ютс  одними выходами устройства, а вход подключен к первому выходу блока управлени , другой выход которого  вл етс  выходом устройства, а вход соединен с выходом блока сравнени , одни входы которого  вл ютс  входами устройства, и генератор данных, отличающеес  тем, что, с целью повышени  достоверности контрол  путем обеспечени  возможности кольцевого тестировани , в него введены первый и второй элементы И, триггер, информационный вход которого подключен к выходу старшего разр да генератора данных, первый вход первого элемента И соединен с нулевым выходом триггера, а второй вход - с одним выходом генератора адреса, первый вход второго элемента И подключен к первому выходу блока управлени , второй вход - к выходу первого элемента И, а выход - к синхровходу тригге ра и к входу генератора данных, одни выходы которого соединены с другими (/) входами блока сравнени , а другие выходы и-выход триггера  вл ютс  другими выходами устройстБа. f

Description

Изобретение относитс  к запоминаю 1ЦИМ устройствам и может быть исполь зовано дл  функционального контрол  оперативной пам ти. Известно устройство дл  контрол  оперативной пам ти t i J, Недостатками известного устройств  вл ютс  последо& тельнь;й пор док обращени  к адреса.: сложность формировани  эталонной лнформации и воз можность генерировани  только одной псевдослучайной последовательности. Наиболее техническим реше нием к изобретению  вл етс  устройство дл  контрол  блоков пам ти, содержащее генераторы адреса и данньж подключенные к входам контролируемого блока пам ти, схему сравршни  и блок управлени , соединенный с выходом схемы сравнени  и входами генератора адреса и блока пам ти 2 Недостатком этого устройства  вл етс  невысока  достоверность контрол . Цель изобретени  - повышение дост верности контрол  путем обеспечени  возможности кольцевого тестировани . Поставленна  цель достигаетс  тем что в устройство дл  контрол  оперативной пам ти, содержащее генератор адреса, одни выходы которого  вл ютс  одними вьгходами устройства, а вхо подключен к первому выходу блока упрг1влени , другой выход которого  вл етс  выходом устройства, а вход соединен с выходом блока сравнени , одни выходы которого  вл ютс  входам устройства, и генератор данных, введены первый и второй элементы И, три гер, информационный вход которого . подключен к выходу старшего разр да генератора данных, первый вход перво го элемента И соединен с нулевым выходом триггера, а второй вход - с одним выходом генератора адреса, nep вый вход второго элемента Ц подключе к первому выходу блока управлени , второй вход - к выходу первого элемента И, а выход - к синхровходу триггера и к входу генератора данных одни выходы которого соединень с другими входами блока сра внени -, а другие выходы и выход триггера  вл ютс  другими выходами устройства. На.,чертеже приведена функциональ па  схема предлагаемого устройства. Устройство содержит блок управ лени , эле ченты И 2 и 3, генератор 4 и 5 соответственно адреса и данных, в состав каждого из которых вход т / -разр дный регистр 6 сдвига, сумматор 7 по модулю два и дешифратор 8, триггер 9 и блок 0 сравнени . Генераторы 4 и 5 выполнены одинаково В каждом из них выход дешифратора 8 соединен с первым входом сумматора 7 по модулю два, выход которого соединен с информадионым входом регистра 6 сдвига, который подключаетс : к дешифратору 8 - выходами разр дов 1, 2, 3 ,......,№-, х второму входу сумматора 7 по модулю два выходом разр да tri и к третьему входу -ши группе входов сумматора 7 по модулю два - выходами разр дов, определ емыми правилом кодировани . Первый выход блока i управлени  подключен к синхронизиру10111,ему входу рехистра 6 сдвига генератора 4 адреса непосредственно, а к синхронизирующим входам регистра 6 сдвига и триггера . 9 - через первый элемент И 2, инверсный вход которого соедине;н с выходом второго элемента И 3, пр мой и инверсный входы которого соединены соответственно с выходом дешифратора 8 и Ш-.М разр дом регистра 6 сдвига генератора 4 адреса, Быхсд т-го разр да регистра 6 сдвига генератора 5 да;;пых соединен с информационным вxoдo. триггера 9, выход которого, а также в.иходы 2, 3, 4, , .,« „ ,, ,. , разр дов регистра 6 сдвига генератора 5 данных Я2;л ют с  информационными выхо,пами устрой- ства , а выходы разр доз 1, 2 , 3 , ..,,., т регистра 6 сд1знг.а генератора 4 адреса  вл ютс  адресными выходами устройства и соедин ютс  с.оот- ветственно с информационньми и адресньшИ входами контролируемого ОЗУ 11. информационные выходы которого  вл ютс  информационными входами устройства и соедин ютс  с первыми входами блока 10 сравнени , вторые входы которого подключаютс  к выходак разр дов ) , 2, З ,,,, о. .1 регистра 6 сдвига генератора 5 данныл.. Выход блока сравнени  соедин етс  с входом блока управлени , вторые выходы которого ЯВ.ЛЯЮТСЯ управл юими выходами устройства и также, подключаютс  к контролируе.ому ЭЗУ 1 1 , Основой устройства дл  контрол  оперативной пам ти  вл ютс  генераторы 4 и 5, параллельные выходы которых подключаютс  соответственно к адресным и информационным входам контролируемого ОЗУ и обеспечивают запись в ОЗУ псевдослучайной последовательности данных при псевдослуча ном пор дке обращени  к адресам. Генераторы 4 и 5 адреса и данных построены на основе регистров 6 сдвига одинаковой длины с сумматорами 7 по модулю два в цепи обратной св зи. При этом обратные св зи включаютс  в соответствии с правилами кодировани  так, чтобы генерировалась ре куперативна  поапедовательность максимальной длины - М -последовательность . Длина регистра выбираетс  равной числу разр дов-ШИНЫ адреса. Дл  регистра сдвига длины m длина М - последовательности равна 2 - 1, т.е. при генерации данной последовательности на параллельных выходах регистра сдвига формируютс  все виды кодовых комбинаций, кроме комбинации состо щей из нулей, Дл  того, чтобы проверка производилась на всех видах кодовых комбинаций , в том числе и на нулевой, используют генератор псевдослучайной последовательности, формирующий псевдослучайную последовательность на основе полного кодового кольца, Особенностью генератора  вл етс  то, что к т- 1 младшим разр дам регистра сдвига подключаетс  дешифрато 8 нулевой комбинации, выход которого соединен с дополнительным сумматором по модулю два, включенным в цепь обратной св зи. При отсутствии единичного сигнала с выхода дешифратора сигнал в цепи обратной св зи проходи через дополнительный сумматор по модулю два без изменений, а при наличи единичного сигнала - инвертируетс , Б табл. 1 и 2 приведен пример фор М14ровани  кодовых комбинаций на пара лельных выходах четырехразр дного регистра сдвига. В исходном состо нии в регистр сдвига записана не: одна  кодова  комбинаци  1111. Затем на первом и втором такте в регистре производитс  сдвиг информации вправо и формирование псевдослучайной последовательности по правилу кодировани  М-последовательности , т.е, в данном случае суммируютс  по модулю два символы 3-го и 4-го разр дов регистра сдвига Так как при этом единичный сигнал на выходе дешифратора отсутствует, то результат суммировани  через дополнительный сумматор по модулю два записываетс  в первый разр д регистра . сдвига без изменений. Но на третьем такте, когда в регистр сдвига запишетс  комбинаци  0001, на выходе дешифратора по витс  единичный сигнал, который, воздейству  на дополнительный по модулю два, измен ет единичный сигнал в цепи обратной св зи на нулевой, в результате чего на четвертом такте в регистр сдвига запишетс  кодова  комбинаци  0000. При этом единичный сигнал на выходе дешифратора сохран етс  и производитс  инвертирование нулевого сигнала в цепи обратной св зи так, что на п том такте в регистр записываетс  комбинаци  1000. .После этого единичный сигнал на выходе дешифратора 8 исчезает и производитс  генераци  рекурренты по правилу кодировани  АЛ -последовательности до следующей комбинации 0001, после чего снова формируетс  нулева  комбинаци , т.е, кодова  последовательность будет циклически повтор тьс . Блок управлени  обеспечивает формирозание в состзетствии с требуемыми временньми диаграммами сигналов записи, считывани , сравнени , выборов кристаллов, начала и конца контрел , а также тактовых импульсов, необходимых дл  конгрол  ОЗУ, Генераторы А j-i 5 адреса и данных должны формировать псевдослучайные последовательности оди1 аковой длины 2 , где m - длина регистра сдвига, . равна  числу разр дов адресной шины ОЗУ, но структура их может быть различной , т,е, они могут формироватьс  по различным правилам кодировани . Предположим, что генераторы 4 и 5 адреса и данных генерируют одинаковые псевдослучайные последовательности кодовых комбинаций длиной так, как это показано в табл. i и 2. Фазирование генераторов пред .лагаемого ус-тройства  вл етс  необ зательным , так как они могут начинать работу с /уобой кодовой комбинации , но дл  повтор емости результатов контрол  желательно в начале цикла проверки записывать в регистры сдвига обоих генераторов какие-либо исходные комбинации. Пусть, например, в начале цикла проверки регистры сдвига обоих гене5 ратороБ обнул ютс , а в триггер 9 записываетс  1. По сигналу начала контрол  из блока управлени  на синхронизирующий вход регистра сдви генератора 4 адреса и пр мой вход первого элемента И 2 начинают посту пать тактовые мпульсы. Но в св зи с тем, что в исходном состо нии в регистр 6 сдвига генератора 4 адрес записана комбинации; ЭООО, срабатыва дешифратор 8 этого генератора н еди ничный сигнал с его выхода через второй элемент И 3, открытый нулевы потенциалом, ностунающим на его инверсный вход с го-го разр да регист ра 6 сдвига, поступает на инверсный вход первого элеме-ита И 2 и закрывает его, а результате чего тактовые импульсы на синхронизируюисий вход регистра 6 сдвига гампратора 5 данных не поступают. Поэтому под действием первого тактового импульса производитс  сдвиг информации только в peiiHcrpe 6 сдвига генератора 4 адреса, в результате чего в него запишетс  комбинаци  1000, при этом сигнал на выходе дешифратора 8 исчезает и под действием следующих тактовых HMnvjibcoB начинает работать 1енератор 5 данных, который в первом Злнкле формирует последовательность кодовых комбинаций, отстдющую от последовательности кодовых комбинаций генератора 4 адреса на один такт В это же врем  с помощью триггера 9 формируетс  последовательность инфор мационных кодов, котора  задержана относительно последовательности гене ратора 5 данных еще на один такт. Эти информационные комбипацин на каждом такте записываютс  в ОЗУ по адресам, фopмиpye л,м reiiepaiopOM 4 адреса. Так, в цикле по адресам 3,4 записываетс  число О, по адресу 2-8, по адресу 9-4, по адресу 12-2 и т.д. В ка;кдом следующем цикле на каждом такте но каждому адресу производитс  два обращени  к пам ти:сначала считывание информации из ОЗУ, затем запись пс этому же ад ресу новой информации. Обновление информац1 и, записываемой по каждому адресу, достигаетс  тем, что в конце каждого цикла на адресе 0000 по вл етс  единичный сигнал на выходе второго элемента И 3, который закрывает первый элемент И 2 н запрещает прохождение на синхронизирующий вход 27 генератора 5 данных одного тактового датульса, В результате этого, если н первом цикле генераторы 4 н 5 работали со сдвигом по фазе на один такт, то во втором цикле фаза генератора 5 данных будет отставать от фазы генератора 4 адреса на два такта, в третьем такте на 3, в четвертом на 4 и т.д. При этом в каждом цикле по каждому адресу будет записыватьс нова  информаци , Например, по адресу 9 в первом цикле записываетс  число 4, во втором - 8, в третьем О , в четвертом- I и т.д. Через 2 16 циклов или 2 тактов фаза генератора 5 данных снова будет отстаот фазы генератора 4 на один такт., что озна что закончилс  цикл гцюверки ОЗУ, При этом при псевдослучайном характере изменени  адресов и данных по каждому из адресов будут записаны ;i считаны все видь: информационных кодйвых комбинаций, количество KOTOpbix piiBHo 2 . Таким образом, длительность поллюго Щ1Кла проверки равна - t, где t длительность периода тактовых импульсов , или, ЧТС1 VO же самое, n2.t, где п - общее число  чеек пам ти. Одной из важных задач контрол  исправности ОЗУ  вл етс  формкровакие 3 каждом цикле эталонной информации , котора  должна совпадать с информац51ей, записываемой в ОЗУ в предыдущем цикле, к ксполь::оБатьс  дл  сравкен11  со считываемой информацией , В данном устройстве эта задача решаетс  просто; в качестве эталонной информации используютс  сигналы с с выходов l, 2, З,,.., m разр дов регистра 6 сдвига 1енератора 5 данных , В качестве информацио1п-ь х кодовых комбинаций используютс  сигналы of , If ; I I С выходов 2 , . 3 , 4 , , . «ni регистра 6 сдвига генератора 5 данных и триггера 9, Последовательность информационных кодов всегда отстает от последовательности эталонных кодов на один такт. Благодар  такому подключению эталонный код при сдвиге ни одиь: такт становитс  информационным кодом, который и записываетс  в ОЗУ, т.е. эталонный код всегда на один такт опережает информационный код, а 3 св зи с тем, что в каждом nocji5A:7ioiiieM ш-нчлс последовательность этало п-п.1х информационных кодов отстает па один

такт от аналогичных последовательностей в предыдущем цикле, то опережение в одном случае и отставание в другом взаимно компенсируютс  и эталонные коды по каждому адресу будут совпадать с тем1 шформационными кодами которые были записаны по тем же адресам в предыдущем цикле.

Так, если в первом цикле по адресу б записывалось число 9, то во втором цикле по адресу б эталонный код тоже равен числу 9, если в -г первом цикле по адресу 13 записывалось число 5, то во втором цикле эталонный код по адресу 13 также равен числу 5, если во втором цикле по адресу 3 записывалось 14, то в третьем цикле но адресу 3 эталонный код также равен 14 и т.д. Сравнение считываемого из ОЗУ иьформационного кода с эталонным кодом производитс  в блоке 10 сравнени , выход которого соединен с входом блока 1 .управлени . Блок управлени  выносит решение об испрааиости ОЗУ только в том случае, если за врем 

полного цикла проверки считываемый из ОЗУ информационный код на такте совпадает с соответствующим э т ал ониым к одом.

В общем случае, когда число разр дов шины адреса не равно числу разр дов шины данных, число разр дов регистров сдвигов обоих генераторов выбираетс  равным большему из этих чисел, а шина, число разр дов у которой меньше, подключаетс  к старшим разр дам рег-истра сдвига, а млад;: ие разр ды этого ре- . гистра не используютс .

Технико-экономическа  эффективность заключаетс  в том, ччо предлагаемое устройство позвол ет записывать .однородиую по структуре инфор ; ,-Г1,о И накопитель и поэтому  вл етс  эффективным тестом дл  контрол  накоп1- телей. Одаовременно псевдсслучаГный порлцок обращени  к адресам ОЗУ делает его эффективным дл  контрол  адресных дешифраторов ОЗУ.

Т а б л и

Ц а

Поодолжение табл. 1

11

1091227

12 /Продолжение табл. 1

J3 1091227

Продолжение та{)л, 2

Claims (1)

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор адреса, одни выходы которого являются одними выходами устройства, а , вход подключен к первому выходу блока управления, другой выход которого является выходом устройства, а вход соединен с выходом блока сравнения, одни входы которого являются входами устройства, и генератор данных, отличающееся тем, что, с целью повышения достоверности контроля путем обеспечения возможности кольцевого тестирования, в него введены первый и второй элементы И, триггер, информационный вход которого подключен к выходу старшего разряда генератора данных, первый вход первого элемента И соединен с нулевым выходом триггера, а второй вход - с одним выходом генератора адреса, первый вход второго элемента И подключен к первому выходу блока управления, второй вход - к выходу первого элемента И, а выход - к синхровходу тригге- _с ра и к входу генератора данных, одни © выходы которого соединены с другими входами блока сравнения, а другие выходы и·выход триггера являются другими выходами устройства.

   SU ,„,1091227